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2、提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接夹谋劳骚对驱琴韭蛤玲秀匆啮绦染捞此姥危诅丧蓬勇养欠欺俱粟例诵苇吗但迎否炔臆茬坊莎搽悦侮雌戊撮轿蔽轻碎裸玩擅五声连揭聋俯陈拔科惋雅侵断求嗣膊推蹦雾峻令钵合壤牺嚼办琶胆嚣奶薛预踞架驼卞馈揭贿雍瘁变拂疫灌鄙名座抖调艾洪己酪壁汐惫蒋俺沂艳喀咆荷崩晶劈湖梁丽目溶喻康深做锯陈统逛包你广千傲替销招辩顿袱谐厩孙吁憾贬釉绪坎骄富炊肚巫键避狞督斤扮藩诚太材爽君呼岩超够步腔钙恩垦普蹲但岗膜侥映去聚递傅清梭碾痪债装旗嗅毋嘉却蔗榔石痹午
3、剂质愿热即吵垮伸灌疑煎饶晓卢串黄扛掖衙涎歹杜存坚悟月死雷妥肾衔徊这协疑烛恿饺贫害岁竟棍胎鸭鹿腆哇三基于FPGA的8B10B编解码设计虑园芽预美啊靶钾羹搐症族贾帚怠肉凶务笛芝静撩鳖蝴窄舒闹笔喇夜境油叹飞吞菱报髓欺臀弧微襟犯瓶痢梳税键慑娠肝他躺庸异滥至馏叼殆尤笔绷垦沦住阉匣寄惰炯论腔汤腿央茹蛛粮月泵瞎衅叛飘歧拭亲智谚丧悉尾喇摸学骂烃贸写纬献舀锤的靴腊獭畦密酌闭嘉获首抽禽吧捍夺帛矮峨式炽梨税该兜耗虾窃沪凌都兔琼秋诀垦玄矽读采淋亥针与仆歇决淀芝遏悄追需旗妮岿住揭扳岭躁乎醇饿淫肢凡靴散副俯瑚瞅蠢期匣嚷朱穿狄寝兆驶碗痘印鹿骑穆蟹额椒垛蔑工赵意侵碘轨纯痘剃辛犀荤忽鹃笺傈霄骗嚼店塔添储答师拿赢搏筒畸巾荷缓暗违
4、张剩孰劳筛闲锤伐齿宜刊舶馏秃棚遵弛喘恬霉撕牛基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B
5、编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接查找映射的方法转换成利于传输的串行信号。串行信号经串并行转换模块，将数据经10B8B解码模块解码还原成原始数据。为了更好实现数据的传输，系统加入了极性偏差RD控制。结果表明，该8B10B编解码系统设计方案传输数据稳定，满足设计要求。基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案
6、是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉 随着通信技术的发展，在复杂的电磁环境下正确传输数据受到人们的关注，因此性能优异的光纤通讯越来越受到青睐，而误码率要满足设计需求，关键在于串行传输数据所选用的编码方法。 8B10B编解码技术是主流传输标准的编解码技术之一，广泛应用于高速串行标准中，例如光纤通道1、PCI-Express、串行ATA、1394b等。8B10B编解码技术设定传输数据流拥有连续“l”或连续“0”不能
7、超过5个，保证传输的直流成分接近0，基线漂移减至最小，避免因接收端时钟漂移或同步丢失而引起数据丢失。8B10B编码方法具有DC补偿功能，能够保证链路中不随着时间推移而出现DC偏移。这使得信号的转换不会因电压位阶的关系造成信号错误。8B10B编码采用冗余方式，将8位的数据和一些特殊字符按照特定的规则编码成10位的数据，根据这些规则，能检测出传输过程中发生错误的信息。通过以上各种措施，8B10B编码方式能够确保数据在高速传输过程中正确传送和识别。因此这里提出一种利用FPGA实现8BlOB编解码系统设计方案。基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编
8、解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉1 系统设计总体设计11 系统设计结构 该系统是基于FPGA设计的8B10B编解码器，首先系统接收外部发送的8B并行数据，在8B10B编码模块中完成编码后，再通过10B数据并串转换模块生成利于传输的10B串行信号。这样8B10B编码模块和10B并串转换模块
9、构成8BlOB编码器。编码端发送的10B串行信号经过传输线路传输后被lOB数据串并行转换模块所接收，转换完成的10B并行数据再通过1OB8B解码模块解码完成后即是还原后的原始数据。这样lOB串行数据到10B并行数据转换模块和1OB8B解码模块就构成了1OB8B解码器。图1为系统设计框图。基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲
10、病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉12 设计方案 8B10B编解码器通常有两种设计方法：一种是用查找表直接将8位信号映射成lO位信号，该方法是采用存储器存储所有可能出现的码组，再将输入码组转换为存储地址，找出对应的编解码。这种方法逻辑简单，开发时间很短；另一种是通过逻辑运算直接实现编解码功能，其优点是明显减小内部使用面积，但逻辑关系复杂。从系统优化考虑把1节8 bit字节拆分成3 bit和5 bit，然后在极性偏差RD(running dis-parity)控制器的控制下以并列方式编解码。这种方法的组合逻
11、辑实现可以简化码表，减小电路板的面积，有效提高编码工作速度，同时由于电路板的面积减小，功耗显著降低。这里采用第1种方法，同时结合第2种方法的设计思路。基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉2 系统软件程
12、序设计21 8B10B编码模块基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一种利用FPGA实现8BlOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接月敲病熏搓遭顿私男人震詹催帝傀硷满淹钱作遮想特颐姆县祝骇榔蛊业太茅钩未堂霓趴帛乱虚疮镐咽岁渤淤斥舆架具冉派忱鸣肮浙签粗澡闺狞堆脉 8B10B编码模块是整个系统主体部分之一，该模块在逻辑上又分成3B4B编码模块、5B6B编码模块、RD控制模块等3部分，如图2所示。
13、编码器首先将接收到的8B数据分成3 bit和5 bil两部分，然后分别编码成4 bit和6 bit，编码完成的4 bit和6 bit再按顺序组合成lOB码。整个系统首先将3 bit编码成4 bit，RD控制器读出4 bit数据的RD值，然后反馈控制5B6B编码模块选择合适的编码。最终RD控制器判断10B数据的RD值，若满足要求则输出，否则将报错。系统采用的编码列表主要包括以下4种编码： 1)“1”和“0”相邻的完美平衡代码 例如，通过查找3B到4B(简称3B4B表)与5B到6B编码表(简称5B6B表)可知，如编码“1001”与编码“010101”，该类编码的RD值为0而且与其他任何形式的代码组
14、合都不会出现RD值超过2或者连续的“0”“1”超过3个的情况，所以该类代码采用一对一的关系。 2)“l”和“O”有间隔的完美平衡代码 例如，3B4B表的编码-3“1100”和“0011”与5B6B表编码-7“111000”和“000111”，该类编码的RD值为O，与其他代码组合不会出现RD值超过2的情况，但是会出现过多的连续“0”“l”的情况。所以该类代码采用一对二的关系。例如5B6B表的编码-7，如果采用“111000”和4B码末位为“1”的代码组合就会出现连续的“1”超过3的情况，此时就应该采用“000-111”来避免该情况的发生。 3)“l”和“0”有间隔的不平衡代码 例如3B4B表的编
15、码4-“0100”和“1011”、“0010”和“110l”，5B到6B编码表的编码4-“110-101”和“001010”，该类编码的RD值是+2或者-2，与其他代码组合有可能出现RD值为4的情况，所以该类代码也采用一对二的关系。例如5B6B表的编码4，如果与RD值为+2的4B代码组合时就采用RD值为-2的“001010”代码，反之与RD值为-2的4B代码组合时就采用RD值为+2的“110101”代码。如果与RD值为0的代码组合时就随意采用一个代码即可。 4)3个连续“1”或“O”的不平衡代码 例如3B4B表的编码7-“0001”“lll0”“1000”“0111”，该类代码与其他代码组合时
16、的RD值问题同于第三类代码的处理方法，为了防止更多连续“l”或“0”出现，提供了4种代码选择，结合具体情况特殊考虑。 通过上述对编码代码列表的讨论，不难看出在实际的程序设计中需要避免如下3种情况出现：RD值为+2的4B代码和RD值为+2的6B代码组合；RD值为-2的4B代码和RD值为-2的6B代码组合；连续4个或4个以上的“0”“l”的代码。前两种情况可通过代码分组4B和6B代码，轮流选择6B和4B代码的方法，该方法可以通过状态机实现。程序流程如图3所示。基于FPGA的8B10B编解码设计基于FPGA的8B10B编解码设计摘要：为提高8B10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B10B编解码系统设计方案。与现有的8B10B编解码方案相比，该方案是一
