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1、数字系统EDA技术学院实验指导书实验一八位全加器的设计一、预习内容1. 结合教材中的介绍熟悉QuartusII软件的使用及设计流程；2. 八位全加器设计原理。二、实验目的1. 掌握图形设计方法；2. 熟悉Quartus II软件的使用及设计流程；3. 掌握全加器原理，能进行多位加法器的设计。三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若 干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器 和硬件乘法器
2、都可由加法器来构成。但宽位加法器的设计是很耗费资源的， 因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度 等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方 式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式 是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占 用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法 器的资源占用差距也会越来越大。实验表明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4位二进制并行加法器级联构成是较好的折 中选择。因此本实验中的8位加法器采用两个4位二进制并行加法
3、器级联而 成。2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框 图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运 算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算 肯定无法胜任。AlAs B?Al BiAu EdThDaDj顷通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因 此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的 一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复 存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。2）八位加法器用两个并行四位加法器实现一个八位加法
4、器的框图如下:Cin-DataInA3:0DataINB3:0“四位全加器DataOut3:0 CoutCinDataInA7:4*DataINB7:4r四位全加器DataOut7:4Cout六、实验步骤1、用VHDL语言或图形输入法设计一个并行四位全加器；2、利用步骤一得到的四位全加器使用图形输入法实现一个8位全加器；3、对最后的顶层文件进行编译、仿真；4、如果时间有余可以直接设计一个八位的串行全加器，比较上述两种方法 综合后的不同(主要从消耗资源和运算速度考虑)。七、实验报告1、四位加法器library ieee;use ieee.std_logic_1164.all;use ieee.s
5、td_logic_unsigned.all;entity adder4 isport(c4: in std_logic;a4: in std_logic_vector(3 downto 0);b4: in std_logic_vector(3 downto 0);s4: out std_logic_vector(3 downto 0);co4: out std_logic);end entity adder4;architecture art of adder4 issignal s5:std_logic_vector(4 downto 0);signal a5,b5:std_logic_ve
6、ctor(4 downto 0);begina5=0&a4;b5=0&b4;s5=a5+b5+c4;s4=s5(3 downto 0);co4=s5(4);end architecture art;连线图仿真波形Time Bai:15.65 ni Pairier 77. B2 ui I ntB-vd77.B ui Stat:EndNElTi-SValue1S.6je40.Ed 史 us1E2. B3 usL&3 0 ue2M. 8 he245. TB g*iiiiii1565 nsU i5il 丁V int-tCBA iCDS“ i丽W口3 wU i:u 注X XX：UI。: m ；： 3 x
7、 寻炽u % X4 s 您侦2、分析实验结果；从波形中可以看出，S8的输出由A8和B8的和来得到，而且显示是以8个为一 组进行显示的。3、心得体会；首先编写正确的程序是非常重要的，特别注意拼写的情况。另外在仿真是 一定要搞清楚，顶层文件和其它组成文件的区别。在一开始就应该注意到，免得在后面又重新来建立新的工程。八、问题及思考试设计一由8位二进制加法器为基本元件构成的8位减法器。源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 isport(c8: in std_lo
8、gic;a8: in std_logic_vector(7 downto 0);b8: in std_logic_vector(7 downto 0);s8: out std_logic_vector(7 downto 0);co8: out std_logic);end entity adder8;architecture art of adder8 iscomponent adder4 isport(c4: in std_logic;a4: in std_logic_vector(3 downto 0);b4: in std_logic_vector(3 downto 0);s4: out
9、 std_logic_vector(3 downto 0);co4: out std_logic);end component adder4;signal sc:std_logic;beginu1:adder4port map(c4=c8,a4=a8(3 downto 0),b4=b8(3 downto 0),s4=s8(3 downto 0),co4=sc);u2:adder4port map(c4=sc,a4=a8(7 downto 4),b4=b8(7 downto 4),s4=s8(7 downto 4),co4=co8);end architecture art;电路图=adders
10、:削，U . . .由 及7.C.倒.氏.!一羽胡1 DB7 0J；inst sS7.Ol床亓；洞至界行 j.茹仿真波形15 E5 nt wJ Pointer5.73 us Intel vN 71 us：5 lari: |0 p End1 0丽Ji#Velue5.6昔田afiU |5=日国昭U 1E9MBC&U |M.120.旦.已.1AMa就er Time BaJ P3IS. 65 n.34D. 93 U301.甲 15122. p9 竺163. pfl u.52134.0 g24S 1& 吐：r iXC?；XXX)?；尤史；2n : * 1 ：项;:5X：7 W ?I?TX约烦 格 )?4
11、* ECDCDCDEE(lIXiD(KXlE(lIXlD(IZSE实验二 用七段LED显示8421BCD码的VHDL设计一、预习内容、1、结合附录一了解EDA实验箱的原理；2、七段LED显示原理；3、怎样用VHDL实现8421BCD码在七段LED数码管上显示。二、实验目的1. 了解VHDL进行EDA设计的基本步骤；2. 学会用Quartus II进行时序仿真；3. 了解EDA实验箱的基本功能；三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1. 用VHDL设计具有清除端、使能端，计数范围为0-999的计数器设计。输出 为8421BC D码；2. 用V
12、HDL设计七段LED译码显示电路；3. QuartusII进行时序仿真；4. 下载该程序验证程序是否正确；5. 请事先准备一个优盘，本实验程序需要保存，后面实验需要用到。五、实验原理与内容1、8421BCD 编码在数字系统中常用四位二进制代码来表示一位十进制数字0、1、2、. .、9,称之为二一十进制代码，艮RBCD码。将十进制数编成BCD码的电 路，称为称二一十进制（BCD）编码器。二十进制编码的方案很多，若BCD 编码器采用8421编码方案，称为8421BCD编码器。2、七段译码器下图为译码器逻辑图，请按图进行连线。其中A，B，C，D接拨号开关， a，b，c，d，e，f，g接数码显示接口，
13、管脚映射均为I/O 口，映射后，通过 拨号开关改变输入二进制码，则输出数码管上显示相应的数值。V/ c WL段译码器样吗器小动敏吗管对成电路3、译码器真值表数值输入输出ABCDabcdefg000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111B10110011111C11001001110D11010111101E11101001111F11111000111六、实验步骤1、写出七段译码器和具有清除端、使能端，计数范围
