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1、考试课程EDA技术与VHDL考试日期成 绩参考答案课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、选择题：（20分）1 下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A _F_ _B_ _C_ D _E_2 PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A_CPLD 基于 _B_3 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机
2、编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；4 下列优化方法中那两种是速度优化方法：_B_、_D_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题：5 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为
3、，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关； 6 嵌套的IF语句，其综合结果可实现_D_。A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路7 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata = B”21”;8 在VHDL语言中，下列对时钟边沿检测描述中，错误
4、的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then9 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或者英文）含义：1. ASIC专用集成电路2. FPGA现场可编程门阵列3. CPLD复杂可编程逻辑器件4. EDA电子设计自动化5. IP
5、知识产权核6. SOC单芯片系统 简要解释JTAG，指出JTAG的用途JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。第1页 共5页三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_uns
6、igned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave of counter_n issignal count : std_logic_vector
7、 (width-1 downto 0);beginprocess(clk, rst)beginif rst = 1 thencount 0); 清零elsif clkevent and clk = 1 then 边沿检测if load = 1 thencount = data;elsif en = 1 thencount = count + 1;end if;end if;end process;q = count;end behave; 四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2EN
8、TITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S
9、 LED7S LED7S LED7S LED7S LED7S LED7S LED7S null;第2页 共5页五、阅读下列VHDL程序，画出相应图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d: INSTD_LOGIC;dout : OUTSTD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIF rising_edge(clk) THENTmp = d;dout = t
10、mp; END IF;END PROCESS P1;END bhv;六、写VHDL程序：（20分）1. 数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面四种方式中的两种来描述该数据选择器MUX的结构体。(a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。 (d) 用with select 语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort (sel : in std_logic_vector(1 downto 0);- 选择信号输入Ain, Bin : in std_logic_vector(1 downto 0);- 数据输入Cout : out std_logic_vector(1 downto 0) )
