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1、 3组合逻辑电路习题解答 35自我检测题1组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。2在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。38线3线优先编码器74LS148的优先编码顺序是、，输出为。输入输出均为低电平有效。当输入为11010101时，输出为 010 。43线8线译码器74HC138处于译码状态时，当输入A2A1A0=001时，输出= 11111101 。5实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。6根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。7一
2、位数值比较器，输入信号为两个要比较的一位二进制数，用A、B表示，输出信号为比较结果：Y(AB) 、Y(AB)和Y(AB)，则Y(AB)的逻辑表达式为。8能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。9多位加法器采用超前进位的目的是简化电路结构 。 （， ）10组合逻辑电路中的冒险是由于 引起的。A电路未达到最简 B电路有多个输出C电路中的时延 D逻辑门类型不同11用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A在输出级加正取样脉冲 B在输入级加正取样脉冲C在输出级加负取样脉冲 D在输入级加负取样脉冲12当二输入与非门输入为 变化时，输出可能有
3、竞争冒险。A0110 B0010 C1011 D110113译码器74HC138的使能端取值为 时，处于允许译码状态。A011 B100 C101 D01014数据分配器和 有着相同的基本电路结构形式。A加法器 B编码器 C数据选择器 D译码器15在二进制译码器中，若输入有4位代码，则输出有 个信号。A2 B4 C8 D1616比较两位二进制数A=A1A0和B=B1B0，当AB时输出F=1，则F表达式是 。 A B C D17集成4位数值比较器74LS85级联输入IAB、IA=B、IAB分别接001，当输入二个相等的4位数据时，输出FAB、FA=B、FAB分别为 。A010 B001 C100
4、 D01118实现两个四位二进制数相乘的组合电路，应有 个输出函数。A 8 B9 C10 D11 19设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要 个异或门。A2 B3 C4 D520在图T3.20中，能实现函数的电路为 。（a） （b） （c）图T3.20A电路 （a） B电路（b） C电路（c） D都不是习 题1分析图P3.1所示组合逻辑电路的功能，要求写出与-或逻辑表达式，列出其真值表，并说明电路的逻辑功能。图P3.1解： CO=AB+BC+AC真值表ABCSCOABCSCO0000010010001101010101010110010110111111电路功能：一位全加
5、器，A、B为两个加数，C为来自低位的进位，S是相加的和，CO是进位。2已知逻辑电路如图P3.2所示，试分析其逻辑功能。图P3.2解：（1）逻辑表达式，（2）真值表ABCFABCF00001001001110110101110101111110（3）功能从真值表看出，ABC=000或ABC=111时，F=0，而A、B、C取值不完全相同时，F=1。故这种电路称为“不一致”电路。6试设计一个全减器组合逻辑电路。全减器是可以计算三个数X、Y、BI的差，即D=X-Y-CI。当XY+BI时，借位输出BO置位。解：设被减数为X，减数为Y，从低位来的借位为BI，则1位全减器的真值表如图 (a)所示，其中D为全
6、减差，BO为向高位发出的借位输出。（1）真值表XYBIDBOXYBIDBO0000010010001111010001011110000110111111由卡诺图得电路图7设计组合逻辑电路，将4位无符号二进制数转换成格雷码。解：（1）列出4位二进制码4位格雷码的转换真值表，如表所示。输 入输 出输 入输 出B3B2B1B0G3G2G1G0B3B2B1B0G3G2G1G0000000001000110000010001100111010010001110101111001100101011111001000110110010100101011111011011011001011110100101
7、11010011111000（2）根据真值表分别画出输出变量G3，G2，G1，G0的卡诺图，如图4.1.2-12所示。化简后，得，（3）由逻辑表达式得电路实现，如图所示。11试用卡诺图法判断逻辑函数式Y（A，B，C，D）=m（0，1，4，5，12，13，14，15）是否存在逻辑险象，若有，则采用增加冗余项的方法消除，并用与非门构成相应的电路。解：卡诺图如图（a）所示。最简逻辑函数式为：此函数存在逻辑险象。只要如图所示增加冗余项即可，逻辑式变为：用与非门构成的相应电路如图 (b)所示。（a） （b）12已知，求Y的无竞争冒险的最简与-或式。解：卡诺图如图所示：上式中为冗余项，以消除竞争冒险。13
8、某一组合电路如图P3.13所示，输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合。分析它的竞争冒险现象，如存在，则用最简单的电路改动来消除之。图P3.13解：解法1：从逻辑图得到以下表达式：根据表达式得到卡诺图：但由于从卡诺图可见，包围圈有两处相切，因此存在竞争冒险现象。可以通过相切点位置增加一个乘积项，得进一步分析，当ACD=000时， ，由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000时，B必然为0，不会产生竞争冒险。因此，这一项不需要增加，只需要增加。电路图为：解法二：如果逻辑表达式在某种取值下，出现、，就有可能出现竞争冒险。根据逻
9、辑表达式，和不会出现。当A=C=D=0，出现，但由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000时，B必然为0，因此也不会产生竞争冒险。只有当A=B=1，D=0，出现，存在竞争冒险问题，加冗余项可消除竞争冒险。14电路如图P3.14所示，图中均为2线4线译码器。（1）欲分别使译码器处于工作状态，对应的C、D应输入何种状态（填表P3.12-1）；（2）试分析当译码器工作时，请对应A、B的状态写出的状态（填表P3.12-2）；（3）说明图P3.14的逻辑功能。表P3.14-1 表P3.14-2处于工作状态的译码器C、D应输入的状态ABCD00011011图
10、P3.14解：处于工作状态的译码器C、D应输入的状态ABCD00000111010110111010110111111110逻辑功能：由74LS139构成的4线16线译码器15图P3.15所示电路是由3线-8线译码器74HC138及门电路构成的地址译码电路。试列出此译码电路每个输出对应的地址，要求输入地址A7A6A5A4A3A2A1A0用十六进制表示。图P3.15解：由图可见，74HC138的功能扩展输入端必须满足E11、才能正常译码，因此E1A31；，即A41，A51； ，即A60，A70。所以，该地址译码器的译码地址范围为A7A6A5A4A3A2A1A000111A2A1A00011100000111111，用十六进制表示即为38H3FH。输入、输出真值表如表1所示。表1 地址译码器的真值表地址输入译码输出A7A6A5A4A3A2A1A038H0111111139H101111113AH110111113BH111011113CH111101113DH111110113EH111111013FH1111111016写出图P3.16所示电路的逻辑函数，并化简为最简与-或表达式。
