频率合成技术相关问题

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1、频率合成技术相关问题一.查阅资料分析锁相环噪声产生的原因及DDS杂散产生的原因及各自的抑制方法。1.1锁相环噪声：相位噪声，就是指在系统内各种噪声作用下所表现的相位随机 起伏，相位的随机起伏起必然引起频率随机起伏，这种起伏速度较快，所以又称之为 短期频率稳定度。 理想情况下，合成器的输出信号在频域中为根单一的谱线，而实际 上任何信号的频谱都不可能绝对纯净，总会受到噪声的调制产生调制边带。锁相环主 要有分频器、鉴相器、振荡器等基本电路组成，他们都会不同程度地引入噪声到锁相 环系统中。晶体振荡器的相位噪声、压控振荡器(VCO)的相位噪声、环路滤波器的相 位噪声 、鉴相器的相位噪声、电源引起的相位噪

2、声。1.2锁相环噪声抑制： 针对不同类型的锁相环,有很多不同的方法来降低环内的噪 声。对于有分频器的锁相环路来说, 减小环路中分频器的分频比,就可以降低环路带宽 内由鉴相器和基准源所引起的噪声。对于减小鉴相器对锁相环的噪声贡献, 可以采取以 下措施:a 增大K d ,可以抑制鉴相器引入的噪声，提高环路的边带抑制能力；b .提高相频率 f r ,降低鉴相输入信号幅度; c .选择合适的窄带环路,即减小环路 滤波器的固有频率和阻尼系数。降低系统的相位噪声还要选择合适的环路带宽。由前 面的分析可知，环路对带内噪声呈低通过滤特性，故希望环路带宽f c越窄越好;但环路 对VCO呈高通过滤特性,所以又希望

3、环路带宽f c越宽越好。为了使两种类型的噪声 都得到合理的抑制，可以选择环路带宽f c在两种噪声源谱密度线的交叉点附近这样 在理论上就可以达到最佳的状态。但是考虑到晶振噪声实际上会恶化一些, 所以实际带 宽要比交叉点带宽略小一些。除了在系统方面改善相位噪声外, 也可以通过完善局部电 路的方法改善噪声性能:选择具有最佳相位噪声的基准振荡源;选择具有良好的耦合的 振荡器，并增大振荡器的功率电平，以改善其信噪比;保证调谐电路的负载Q值尽可能 的高, 使振荡器工作在最佳状态, 来改善选择性能。 (晶振的相位噪声+倍频恶化的dB )要高于具体指标，频率高时倍频器次数减 小有利于相位噪声的减小。 -般 1

4、0KHZ以下的相位噪声主要靠环路来改善VCO环内的相位噪声，在设计 环路滤波器和主干射频电路时，一定要采用小的封装电阻，另外在设计衰减电 路时，尽量采用 型电路，不采用T型电路，因此没在主干射频电路上增加一 个电阻就带来-些相位噪声的恶化。 PLL是对电路很敏感的电路，所以在布板式电源要远离PLL主干路，注意滤 波。 混频电路、中频电炉对相位噪声的影响不大，但要注意信号的功率不要太小， 保证有足够大的信噪比。 高鉴相灵敏度有助于减小鉴相器与VCO之间电路噪声相位噪声的影响，调谐 灵敏度低的VCO的相位噪声好于调谐灵敏度高的VCO的相位噪声。因此应 选用K较大的鉴相器，Kvco较小的VCO。 V

5、CO 设计时应注意选用低闪烁噪声的震荡管和变容二极管，在保证工作带宽的同时尽量提高谐振回路的Q值。2.1 DDS 杂散：(1) 相位截断引入的杂散：在DDS中，一般相位累加器的位数N大于ROM 的寻址位数P，因此累加器的输出寻址其N-P个低位就必须舍掉，这样就不可避免 地产生相位误差，称为相位截断误差，表现在输出频谱上就是杂散分量。因为DDS输 出信号通常是正弦信号，因此它的相位截断具有明显的周期性。这相当于周期性的引 入一个截断误差，最终影响就是输出信号带有一定的谐波分量。相位截断并不是每个 输出点都产生杂散。它们的大小取决于三个因素：累加器的位数N，寻址位数P，频 率控制字FCW。杂散分量

6、分布在基频两边，是DDS杂散的主要来源。(2 ) 幅度量化引入的杂散：由于DDS内部波形存储器中存储的正弦幅度值是用 二进制表示的，对于越过存储器字长的正弦幅度值必须进行量化处理，这样就引人了 量化误差。幅度量化主要有两种方式，即舍入量化和截尾量化，实际中 DDS 多采用舍 入量化方式。一般地，幅度量化引人的杂散水平低于相位截断和DAC非理想转换特性 所引起的杂散水平。(3 ) .DAC转换引入的杂散：DAC转换带来的杂散主要包括DAC非线性带来的 杂散和DAC毛刺引起的杂散。由于DAC非线性的存在，使得查找表所得的幅度序列 从DAC的输入到输出要经过一个非线性的过程，加之DDS是一个采样系统

7、，产生的 谐波分量会以采样频率为周期搬移。另外,DAC的有限分辨位数,D/A转换过程中的 瞬间毛刺，时钟泄露，转换速率受限等，也会在数模转换中产生了大量杂散频率分 量。2.2 DDS杂散抑制：(1) 采用抖动注入技术：由前面的分析可知相位截断误差给输出信号引入了周 期性的杂散,因此设法破坏杂散的周期性及其与信号的相关性,可以有效地抑制相位截断 带来的误差。抖动注入技术是基于打破相位截断误差周期性的原理工作的，采用抖动 注入后的杂散抑制可达到与增加2bit相位寻址相同的效果。抖动注入采用加入满足一 定统计特性的扰动信号来打破误差信号序列周期性，将具有较大幅度的单根杂散信号 谱线的功率在较宽的频率

8、范围内进行平均来改善总的信号频谱质量。根据抖动注入的 位置不同，可有频率控制字加扰、ROM寻址加扰、幅度加扰，根据抖动注入的误差对 象不同，由相位截断误差加扰和幅度量化误差加扰。C.E. Wheatly提出了一种针对 相位截断误差的抖动注入方法，在每次累加器溢出时，产生一个随机整数加到累加器 上，使相位累加器的溢出随机性的提前，从而打破周期性，抑制了杂散，但增加了背 景噪声。(2) .ROM幅度表压缩：DDS是通过查表将相位转换为幅度值，如果能够将幅 度表进行压缩就相当于增加了 ROM数据寻址位数，DDS输出频谱将进一步得到改 善。各国学者对此进行了研究并提出了各种压缩算法，利用三角函数的恒等

9、变换，将 一个大的R0M分成几个小R0M，通过逻辑控制电路实现对sin的近似。还可以利用 弦信号的波形具有四分之一对称性，R0M表中只需存储0,丌/ 2的波形，在电路中 利用相位的最高位控制输出波形的符号，次高位控制ROM表的寻址，对相位和幅度进 行适当的翻转便可得到整周期波形，ROM表压缩比4 : 1在成功压缩了 ROM表的同 时也带来了一些缺点，如逻辑控制电路复杂、实时性下降等。(3 ) .PLL+DDS法：如前所述，DDS技术具有频率分辨率高，频率捷变速度 快，变频相位连续等优点，但带宽和杂波抑制较差，而PLL频率合成技术具有宽带、 高频率、频谱质量好，对杂散抑制较强等优点，但其频率捷变

10、速度较慢。所以，在一 些信号捷变速度、带宽，频谱质量要求相对折中的电路中，结合PLL频率合成技术与DDS技术的结合，将是一种解决DDS杂散的理想解决方案。二.自选器件采用锁相环式频率合成方法设计2.4GHZ频率合成计。详细 设计给出原理图(标明所选器件、引脚设置、元件连接)。PE3336的R计数器和M计数器的控制字可以采用串行或并行接口在数据控制逻辑 中编程，也可利用直接接口输入。因而PE3336也有串行、并行、直接接口三种数据接 口方法。对定点(非跳变)频率来说，使用直接接口方法最为简单；如果使用在跳频系统 中，可以外接一个控制器，不断地变换置码来切换分频比来实现，当然那样采用并行 置码方式

11、最为简便。下面，采用直接接口置码方式，简单、低成本的设计一个高性能、稳定可靠的2 4GHz的信号发生器。 确定直接方式的置码综合考虑采用10MHz的晶振作为PE3336的fr信号，并采用5MHz作为鉴相频率比较合 适，这样就可确定R为1由上面的公式2可知，M和A满足以下关系： (M+1)=Fin/50-A/10。这里Fin为2 4GHz，对此不定方程A=0、M=47比较适合我 们的实际需要。到此，就确定了置码值。 环路滤波器的设计环路滤波器具有低通特性，并对环路参数的调整起着决定性的作用。对于环路的设 计，通常可以按以下步骤进行：(1)决定VCO的划分及捕捉时间。决定鉴相器的型式，若是数字式环

12、路，则总是以双D鉴相器为好；若是IGO环，则可以用正弦形取样保持式鉴相器；若是工作频率很高的环路，则可以用差放式鉴相器 或二极管环形鉴相器。(3) 决定。注意的是如果按最快捕捉时间设计，这时若用双D鉴相器，则可取 rR=1020, 2E3 = |jR/rR,E=O.7V2(4) 计算FL ( p)、F(p)及其有关元件值。(5) 不断测量修正。VCQMl512PE3336VDEM5A2HesdsAO AlBniLMiEA3 VDDVCCPD_UPD_DVDDCexi电廉泵2M I WRF 基于上述介绍的设计原理和原则，2.4GHz频率合成器的完整原理图如上图所示。使用了6个非门，其作用是增大鉴

13、相电流，以便更有利于环路滤波器的设计。此 外，这里使用了TPS76030的+5V和MIC2920A . 12BS的+12V的两片稳压芯片。三自选器件采用DDS+PCL方法。设计12GHZ ,Af=1KHZ的频率合成器 (要求同上)。DDS激励PLL的频率合成器的原理：DDS由相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟fc 5部分 构成。经过对频率控制字K的线性累加,最终得到其输出频率fDDS与时钟频率fc之间 的关系(其中N为相位累加器的位数):fDDS二k|2Nf由鉴相器PD、环路滤波器LF、压控 振荡器VCO和分频器构成，如图1所示。压控振荡器的瞬时频率受来自环路滤波器的误

14、差电压控制，其输出信号的相位随输入信号相位的变化而变化,从而实现相位跟踪。图1 H丄的结构图输出频率fo与fDDS的关系如下：fo 二M xfDDS 二M xK|2N fc = K xAfmin 式中,fc 为DDS的时钟频率;K为 DDS的频率控制字;Afmin为合成器输出信号的频率分辨率。整体方案：通过接口电路，把事先编好的程序载入FP2GA,即把频率控制字送至DDS芯片的相 位累加器中,相位累加器根据该频率控制字输出响应的线性递增的相位序列。该相位序 列的高位通过相位幅度转换器和DDS芯片内的DAC得到被采样过的正弦波，再通过低 通滤波器得到一个比较光滑的正弦波即作为PLL的输入。采用D

15、DS激励PLL的方法实现 频率合成，合成器的原理如图2所示。图2 DD5滋励的频率合成器的原理图器件选择：本系统选择了美国Xilinx公司生产的FPGA器件、Virtex - 系列器件XCV100 - 5BG256,酉己置芯片为XC18V01S020C,酉己置模式采用的MasterSerial模式。目前各大 芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片。比 如,AD公司的AD985X系列,Qualcomm公司的Q2230和Q2334。但其中应用较为广 泛的是AD公司的AD985X系列。和AD I公司以前的DDS芯片相比,AD9858的突出优 点在于它内部具有4个频

16、率调谐寄存器，这使AD9858即使在单点频模式下也可以1 /8 SYSCLK的速率在4个不同的频率之间跳变，而且AD9858还含有4个相位偏移寄存器。 这4套寄存器可通过AD9858的PSO、PS1管脚任意选择，利用DSP的可编程I/O输出引 脚控制PSO、PS1进行跳濒，其时间要远远小于传统的通过对I/O端口操作进行跳濒所 需的时间。同时AD9858是第一个具有高达1 GS/ s的直接数字频率合成器，其内部时钟 可高达1 GHz。由于AD9858可对输入时钟进行2分频，所以外部输入时钟可高达2 GHz。它具有313 V的低电源供电优点、方便灵活的外部接口方式、多种信号输出形式 即具有较高的性价比。合成器中的鉴相器选择ADF4107。ADF410