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1、Latch up 的定义Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路Latch up是指emos晶片中，在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展，封装密度和集成度越来越高，产生Latch up的可能性会越来越大Latch up产生的过度电流量可能会使芯片产生永久性的破坏，Latch up的防范是IC Layout的最重要措施之一Latch up的原理分析CMOSINVj山寄生的BJT畅M图宙生BJT形成SCR的电路模型P- ep
2、iQlPQ1为一垂直式PNP BJT,基极(base)是nwell,基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是rwell的寄生电阻；Rsub是substrate电阻。以上四元件构成可控硅(SCR)电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是 C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND( VSS )间形成低抗通路，
3、Latch up由此而产生。产生Latch up的具体原因?芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地 步，将会引起Latch up。?当I/O的信号变化超出VDD-GND( VSS)的范围时，有大电流在芯片中产生，也会导致SCR的触发。? ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。?当很多的驱动器同时动作，负载过大使 power和gnd突然变化，也有可能打开SCR的一个BJT。? Well侧面漏电流过大。防止Latch up的方法? 在基体( substr
4、ate) 上改变金属的掺杂，降低 BJT 的增益? 避免 source 和 drain 的正向偏压? 增加一个轻掺杂的 layer 在重掺杂的基体上，阻止侧面电流从垂直 BJT 到低阻基体上的通路? 使用 Guard ring: P + ring 环绕 nmos 并接 GND；N+ ring 环绕 pmos 并接 VDD ，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止栽子到达 BJT 的基极。如果可能，可再增加两圈 ring。? Substrate contact 和 well contact 应尽量靠近 source, 以降低 Rw ell 和 Rsub 的阻值。? 使 nmos 尽量靠近 GND，pmos 尽量靠近 VDD, 保持足够的距离在 pmos 和 nmos 之间以降低引发 SCR 的可能? 除在 I/O 处需采取防 Latch up 的措施外，凡接 I/O 的内部 mos 也应圈 guard ring 。? I/O 处尽量不使用 pmos(nwell)另外,对于电源较复杂的版图 ,例如 LCD driver 等有升压的电路，在启动之前，很多的电压都是不定的，这样更容易引起 latch up的可能，这时，可以在P、N器件之间，插入更深的 well或埋层(按照自己的工艺定方案)。
