集成电路eda技术

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1、集成电路 EDA 技术研究姓名：殷彦浩班级：通信1001 班学号：1021023集成电路 EDA 技术研究目录数字系统EDA技术研究21 传统数字系统与现代数字系统设计制作 21.1 传统数字系统设计方法 21.2 现代数字系统设计方法 31.3 数字系统的传统与现代设计方法区别 32 集成电路设计过程 42.1 芯片硬件设计过程 42.2 软件协同设计 63可编程逻辑器件（PLD）的设计过程63.1 PLD 简述63.2应用PLD的EDA开发流程74 当代集成电路设计公司和可编程逻辑器件的软件设计平台 104.1 当代集成电路设计公司 104.2常用EDA软件工具115 FPGA和CPLD芯

2、片信息获取145.1 FPGA 芯片145.2 CPLD 芯片156 总结与感想 16附录 18参考文献 18数字系统EDA技术研究摘要电子设计自动化（EDA）的产生给电子设计领域带来了一个全新的理念， 它是电子设计发展的必然趋势。文章简要介绍了 EDA技术和传统电路设计的特 点、PLD设计过程、当代集成电路设计公司和可编程逻辑器件的软件设计平台 及PLD芯片文字信息介绍。关键词电子设计自动化（EDA）；可编程逻辑器件（PLD）；数字系统设计1 传统数字系统与现代数字系统设计制作1.1传统数字系统设计方法传统的数字电路理论中，由真值表、卡诺图等来完整描述逻辑电路的功能。 数字系统设计的质量主要

3、凭借设计者对逻辑设计的熟悉程度和经验，把有关的 逻辑功能拼接成预期的系统，电路制作是选用面包板或印刷电路板，根据连线 图制作符合设计要求的电路。电路调试是在设计制作好的电路板上验证所设计 电路的功能是否符合设计要求。如不符合要求，需要检查错误是由电路制作还 是设计方案引起的，并进行相应的处理，直至符合要求为止。这种设计数字系 统的方法，常称为试凑法。试凑法是数字系统设计中最原始、受限制最多、效 率和效果欠佳的方法，有很大的局限性，不能适应各种功能各种规模的数字系 统的设计要求。特点：（ 1）设计周期短；（ 2）成功率高；（ 3）系列化设计差；（4）不适合 SOC 的设计;（5）是实现模拟集成电

4、路技术积累的捷径。1.2现代数字系统设计方法现代电路与系统的设计思想是一种自上而下的模块化设计思路。自上而下 就是先着眼于整个系统的功能，并按系统的要求，把系统分割成若干个子系统， 再把每个子系统划分若干个功能模块，已标准或常用的基本单元去实现功能模 块。从上到下，每一步都可控制、可发现错误、可修改、可进行不同层次的仿 真，处理过程都由软件自动完成。它可以在所有级别上对硬件设计进行说明、 建模和仿真测试。由此可见，自顶向下的设计方法是一种高效率性、高稳定性、 易修改、易查找故障及可以进行系统仿真的设计方法现代数字系统是集成电路的技术，集成电路技术与计算机辅助设计（CAD） 技术的发展相伴而行，

5、相辅相成，相互促进。经过发展融合形成电子系统设计 自动化（ESDA）。可以说现代电子设计技术的核心是电子设计自动化（EDA） 技术，在EDA工具软件平台上，对硬件描述语言HDL为系统逻辑描述手段完成 的设计文件。自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综 合以及逻辑优化仿真测试。1.3数字系统的传统与现代设计方法区别1）设计思想不同传统的数字系统硬件设计采用自底向上的设计方法，根据系统对硬件的要 求，得到设计规格书和系统控制流图，再根据规格书和流图，对系统的功能细 化，合理划分功能模块，在对各模块进行细化设计，调试完成后将各个模块连 接起来，再调试完成整个系统的硬件设计。而EDA

6、设计采用自顶向下的方法， 系统设计分为系统设计和逻辑设计两个阶段。先进行系统级设计，再进行逻辑 级设计。如图 1.31）使用范围不同设计思想的限制决定了传统数字系统设计方法只适用于中小规模电路系统 设计；而现在 EDA 设计方法通常使用于大规模高效率系统设计2）选用器件不同在传统设计中，设计者总是根据系统的具体需要，着眼于市场上能买到的 逻辑器件，来构成所设计的逻辑电路。在EDA设计中，设计者可将设计好的硬 件用可编程逻辑器件实现，或者根据需要设计自用的ASIC芯片，而无需受到只 能使用通用原器件的限制。3) 设计和调试难度在传统设计中，设计者再设计电路前，对于组合电路应该写出该电路的逻 辑表

7、达式或真值表；对于时序电路应写出电路的状态表，比较复杂。EDA设 计中采用硬件描述语言设计电路，无需逻辑表达式或状态表。 传统设计中调试只能等到硬件电路组装完成后进行，这样设计时存在的问题只 能在后期才能发现。EDA设计中设计过程中要进行三级仿真，便于系统设计早 起发现问题图 1.32 集成电路设计过程2.1芯片硬件设计过程1) 功能设计阶段 设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温 度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软件模 块及硬件模块该如何划分，哪些功能该整合于 SOC 内，哪些功能可以设计在电 路板上。2) 设计描述和行为级验证 设

8、计描述和行为级验证供能设计完成后，可以依据功能将 SOC 划分为若干功能 模块，并决定实现这些功能将要使用的 IP 核。此阶段将接影响了 SOC 内部的 架构及各模块间互动的讯号，及未来产品的可靠性。决定模块之后，可以用 VHDL 或Verilog等硬件描述语言实现各模块的设计。接着，利用VHDL或Verilog的 电路仿真器，对设计进行功能验证(functionsimulation,或行为验证behavioral simulation)。这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。3) 逻辑综合逻辑综合确定设计描述正确后，可以使用逻辑综合工具(synthesizer)进行综合。

9、 综合过程中，需要选择适当的逻辑器件库，作为合成逻辑电路时的参考依据。 硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。 事实上，综合工具支持的 HDL 语法均是有限的，一些过于抽象的语法只适于作 为系统评估时的仿真模型，而不能被综合工具接受逻辑综合得到门级网表。4) 门级验证 门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否 符合功能需求，该工作一般利用门电路级验证工具完成。此阶段仿真需要考虑 门电路的延迟。5) 布局和布线 布局和布线布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位 置。布线则指完成各模块之间互连的连线。注意，各模块之间的连

10、线通常比较 长，因此，产生的延迟会严重影响 SOC 的性能，尤其在 0.25 微米制程以上， 这种现象更为显著。2.2 三级仿真设计过程中的三处仿真1）寄存器传输级（RTL）仿真，此级仿真是对设计的语法和基本功能进行验证（不含时序信息）2）针对特定的 FPGA 厂有技术的仿真，此级伪真是在综合后、实现前而进行的功能级仿真，功能级仿真一般验证综合后是否可以得到设计者所需要的正确 功能3）门级仿真，此级仿真是针对门级时序进行的仿真，门级仿真体现出由于布局布线而产生的实际延时。3可编程逻辑器件他D）的设计过程3.1 PLD 简述可编程逻辑器件是近几年才发展起来的一种新型集成电路，是当前数字系 统设计

11、的主要硬件基础，是硬件编程语言HDL物理实现工具。可编程逻辑器件 对数字系统设计自动化起着推波助澜的作用，可以说，没有可编程逻辑器件就 没有当前的数字电路自动化。目前，由于这种以可编程逻辑器件为原材料从 “制造自主芯片”开始的 EDA 设计模式己成为当前数字系统设计的主流，若要 追赶世界最先进的数字系统设计方法，就要认识并使用可编程逻辑器件。 PLD 发展经历了 PROM,PLA,PAL,GAL,FPGA 等几代，是功能不断强大，性能不断 优化的过程。Q早期产品：可编程只读存贮器（PROM）、紫外线可擦除只读存贮器（EPROM） 和电可擦除只读存贮器（EEPRO M）三种。由于结构的限制，它们

12、只能完成 简单的数字逻辑功能。Q其后出现了结构上稍复杂的可编程芯片:可编程逻辑阵列（PLA）、可编程 阵列逻辑（PAL）、通用阵列逻辑（GAL），因没有很好的支持PLA的软件 平台，PLA器件应用不广泛，器件价格偏高，因而开发出PAL和GAL器件g 20世纪80年代中期Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD和与标准门阵列类似的FPGA,它们都具有体系结构和逻辑单元灵 活、集成度高以及适用范围宽等特点。这两种器件兼容了 PLD 和通用门 阵列的优点,可实现较大规模的电路,编程也很灵活。3.2应用PLD的EDA开发流程一个完整的EDA工程通常涉及系统建模、逻辑综合、

13、故障测试、功能仿真、 时序分析、形式验证等内容。而对于设计工程师而言,系统建模中的器件模型 由生产厂商给出,工程师只需要完成系统设计、逻辑综合、布局布线、仿真验 证和下载测试几个步骤。如图 3.2时序与功能 门级仿真FPGA/CILD 編程F载FPGA/C?PI I) 器件和电路柔统丄、阅方式下St4. QIT时弟程1、功能茁畀2、时序苗真皿理图RHDI.文本编酣综仟二 S能仿贞 口 辑综音器FPGA/CPLD 适配姑构综讥器图 3.23.2.1 设计输入PLD的输入可以分为两种方式，图形输入方式和HDL文本输入方式1)图形输入原理图输入，在PLD编程软件中直接绘制电路的原理图，原理图输入是比

14、较传统的输入方式，优点是直观，缺点是做大设计的时候不易于阅读。而且画起来太复杂，不如语言来得容易阅读，如图 3.2.1.1状态图输入，如图3.2.1.2C3波形图输入，不常用，在父较新版的quartus中已无此输入功能nW图 3.1.2.1Jilul 11 匚 o-l jjnSt at e Bachxne： Vixar druachi ne?E1E E*I图 3.2.1.2状态机腦眈狀态数 (2)HDL 文本输入硬件描述语言(HDL)就是可以描述硬件电路的功能、信号连接关系及定 时(时序)关系的语言，也是一种用形式化方法来描述数字电路和设计数字系 统的。常用的硬件描述语言有VHDL、Veril

15、og HDL，已成为IEEE的工业标准硬件描述语 言，VHDL主要用于描述数字系统的结构、行为、功能和接口。Verilog HDL是在 C 语言的基础上发展而来的硬件描述语言，具有简洁、高效、易用的特点。这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件 描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用 HDL 的文本输入方法克服了上述原理图输入法存在的所有弊端， 为 EDA 技术的应用和发展打开了一个广阔的天地。3.2.2 综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或 状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转 换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综 合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与 给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。3.2.3 适配适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配 所选定的目标器件（FP