《数字集成电路设计与分析》由会员分享，可在线阅读，更多相关《数字集成电路设计与分析（17页珍藏版）》请在金锄头文库上搜索。
1、 问答：Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net ADesign: topReference: ADD DFFCell: U1 U2Port: A B clk sumPin: A B D QNet: A B SINSet_load 5 get_nets Awhy do we not choose to operate all our digital circuits at these l
2、ow supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管阈值）的变化就变得越来越敏感3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感）问道题：1. CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管2. 什么是亚阈值电流，当减少VT时，VGS =0时的亚阈值电流是增加还是减少？3. 什么是速度饱和效应4. CMOS电压越低，功耗就越少？是不是数
3、字电路电源电压越低越好，为什么？5. 如何减少门的传输延迟？ P2036. CMOS电路中有哪些类型的功耗？7. 什么是衬垫偏置效应。8. gate-to-channel capacitance CGC,包括哪些部分VirSim有哪几类窗口3-6. Given the data in Table 0.1 for a short channel NMOS transistor withVDSAT = 0.6 V and k=100 A/V2, calculate VT0, , , 2|f|, and W / L:解答: 对于短沟道器件： 在选择公式的时候，首先要确定工作区域，表格中的所有VDS均
4、大于VDSAT，所以不可能工作在线性区域。如果工作在饱和区域则： VT 应该满足 : VGS-VTVDSAT 2-VT0.6 1.4VT这是不可能的，所以可以假设所有的数据都是工作在速度饱和区域 所以： 由 1&2 () 所以 1,2,3是在速度饱和区由 2&3 由 2&4 1297/1146=（2-Vt0）x0.6-o.62/2/(2-Vt)x0.6-0.62/2Vt=0.587V由 2 &5 Vt=0.691V这两个值都满足 Vt tpHL 因为 RL=75kW 远大于有效线性电阻 effective linearized on-resistance of M1.5-5 The next figure shows two implementations of MOS inverters. The first inverter uses onlyNMOS transistors. Calculate VOH, VOL, VM for each case. 有的参数参考表1解答：电路 A.VOH: 当 M1关掉， M2 的阈值是:当下面条件满足的时候，M2将关闭: 所以
