《组合逻辑电路》由会员分享，可在线阅读，更多相关《组合逻辑电路（50页珍藏版）》请在金锄头文库上搜索。
1、209第8章 组合逻辑电路第8章 组合逻辑电路8.1 学习要求（1）掌握组合逻辑电路的分析方法与设计方法。（2）掌握利用二进制译码器和数据选择器进行逻辑设计的方法。（3）理解加法器、编码器、译码器等中规模集成电路的工作原理和逻辑功能。（4）了解加法器、编码器、译码器等中规模集成电路的使用方法。8.2 学习指导本章重点：（1）组合逻辑电路的分析与设计。（2）加法器、编码器、译码器等的工作原理和逻辑功能。（3）利用二进制译码器和数据选择器进行组合逻辑电路设计。本章难点：（1）组合逻辑电路的分析与设计。（2）加法器、编码器、译码器电路分析。（3）利用二进制译码器和数据选择器进行组合逻辑电路设计。本章
2、考点：（1）由门电路组成的组合逻辑电路的分析与设计。（2）由二进制译码器组成的组合逻辑电路的分析与设计。（3）由数据选择器组成的组合逻辑电路的分析与设计。（4）加法器、编码器、译码器等组合逻辑电路的分析与设计。8.2.1 组合逻辑电路的分析与设计组合逻辑电路由若干个基本门电路组合而成，其在任何时刻的稳定输出只决定于同一时刻各输入变量的取值，与电路以前的状态无关。1组合逻辑电路的分析组合逻辑电路的分析是根据给定的逻辑图，确定该电路的逻辑功能。分析的大致步骤是：由逻辑图写逻辑表达式逻辑表达式化简和变换列真值表分析逻辑功能。2组合逻辑电路的设计组合逻辑电路的设计是根据给定的逻辑功能，画出实现该功能的
3、逻辑图。设计的大致步骤是：由逻辑问题列真值表写逻辑表达式逻辑表达式化简和变换画逻辑图。列真值表是组合逻辑电路设计的关键。设计者必须对问题进行全面分析，弄清楚什么作为输入变量，什么作为输出函数，以及它们之间的相互关系，采用穷举法列出变量可能出现的所有情况，并用0、1表示输入变量和输出函数的相应状态，才能正确地列出真值表。3组合逻辑电路中的竞争冒险在组合逻辑电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因主要是门电路的延迟。发现竞争冒险的方法是：如果卡诺图中乘积项的圈之间有相邻但不相交的情况，则有竞争冒险存在。消除竞争
4、冒险的方法之一是在函数中增加一个乘积项，把卡诺图中两个相邻但不相交的圈连接在一起。8.2.2 加法器与数值比较器1加法器能实现二进制加法运算的逻辑电路称为加法器。（1）半加器：能对两个1位二进制数相加而求得和及进位的逻辑电路称为半加器。半加器的真值表如表8.1所示，逻辑表达式为：表8.1 半加器的真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1逻辑图和逻辑符号如图8.1所示。（a）半加器的逻辑图 （b）半加器的逻辑符号图8.1 半加器的逻辑图和逻辑符号（2）全加器：能对两个1位二进制数相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加
5、器。全加器的真值表如表8.2所示，逻辑表达式为：表8.2 全加器的真值表 Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1逻辑图和逻辑符号如图8.2所示。 （a）全加器的逻辑图 （b）全加器的逻辑符号图8.2 全加器的逻辑图和逻辑符号把个全加器串联起来，低位全加器的进位输出，连接到相邻的高位全加器的进位输入，便构成了位的串行进位加法器。2数值比较器用来完成两个二进制数大小比较的逻辑电路称为数值比较器。一位数值比较器的真值表如表8.3所示，逻辑表达式为：逻辑图如图8.3所示。表8.3 一
6、位数值比较器的真值表A BF1(AB) F2(AB) F3(A=B)0 00 11 01 10 0 10 1 01 0 00 0 1图8.3 一位数值比较器的逻辑图8.2.3 编码器将某种信号编成二进制数码的逻辑电路称为编码器。1二进制编码器用位二进制代码来表示个信号的电路称为二进制编码器。3位二进制编码器是把8个输入信号I0I7编成对应的3位二进制代码输出，称为8/3线编码器。分别用000111表示I0I7，真值表如表8.4所示，逻辑表达式为：表8.4 3位二进制编码器的编码表输入输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0
7、11 1 01 1 1逻辑图如图8.4所示。图8.4 3位二进制编码器的逻辑图2二-十进制编码器将十进制的10个数码09编成二进制代码的逻辑电路称为二-十进制编码器，用于把10个输入信号I0I9（代表十进制的10个数码09）编成对应的4位二进制代码输出，称为10/4线编码器。常用的8421码编码器的真值表如表8.5所示，逻辑表达式为：表8.5 8421码编码器的真值表IY3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1
8、1 11 0 0 01 0 0 1逻辑图如图8.5所示。图8.5 8421码编码器的逻辑图3优先编码器能根据输入信号的优先级别进行编码的电路称为优先编码器。3位二进制优先编码器的输入是8个要进行优先编码的信号I0I7，设I7的优先级别最高，I6次之，依此类推，I0最低，并分别用000111表示I0I7，真值表即优先编码表如表8.6所示，逻辑表达式为：表8.6 3位二进制优先编码表 I7 I6 I5 I4 I3 I2 I1 I0Y2 Y1 Y0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 1
9、1 1 01 0 11 0 00 1 10 1 00 0 10 0 0逻辑图如图8.6所示。 图8.6 3位二进制优先编码器8.2.4 译码器将输入的二进制代码翻译成输出信号以表示其原来含义的逻辑电路称为译码器。1二进制译码器二进制译码器将输入的个二进制代码翻译成个信号输出，又称为变量译码器。3位二进制译码器代码输入的是3位二进制代码A2A1A0，输出是8个译码信号Y0Y7，真值表如表8.7所示，逻辑表达式为：表8.7 3位二进制译码器的真值表A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1逻辑图如图8.7所
