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1、第二章软硬件操作流程2.1十进制计数器流程2.11建立工作库文件夹和编辑设计文件任何一项设计都是一项工程Project),都必须首先为此工程建立一个放置与此工程相关的所 有设计文件的文件夹。此文件夹将DA软件默认为工作库Work Library)o 一般，不同的设 计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文 件夹后就可以将设计文件通iQuartus II的文本编辑器编辑并存盘，步骤如下：(1) 新建一个文件夹。这里假设本项设计的文件夹取名宠NT10B,在D盘中，路径为 d:cnt10b。注意，文件夹名不能用中文，也最好不要用数字。(2) 输入源程序。打
2、开QuartusII，选择菜单FileNew。在New窗口中的Device Design Files中选择编译文件的语言类型，这里选择“VHDL File”(如图2-1所示)。然后在VHDL 文本编译窗中输入(键入)例3-22所示的VHDL示例程序。叫XDerm De$icri FiIbs SdH&ic： Fils? | Olhrr Firs |AHDLAIeBlock Diagiam/Schemalic FileEDlFFilshVHJL -iIbVeriloqHDLFife图2-1选择编辑文件的语言类型示例程序和实验指导课件位置EDA_BOOK3_FOR_1C6chpt4EXPT53_cn
3、t10Tg cnt10【例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10-IS一PORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STDLOGIC )7END CNT10;ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3
4、 DOWNTO 0); BEGIN IF RST = 1 THEN ELSIF CLKEVENT AND IF EN = 1 THEN IF CQI 9 THEN ELSE CQI := END IF; END IF; END IF;IF CQI = 9 THEN COUT = 1; ELSE COUT = 0; END IF;CQ 0);将计数值向端口输出=0); 计数器异步复位检测时钟上升沿检测是否允许计数(同步使能)允许计数，检测是否小于9大于9，计数值清零1;计数大于9,输出进位信号END PROCESS;(3)文件存盘。选择FileSave As命令，找到已设立的文件夹d:cnt10
5、b存盘文件名应该 与实体名一致，即cnt10.vhd。当出现问句“Do you want to create.”时，若单击“是”按钮， 则直接进入创建工程流程。若单击“否”按钮，可按以下的方法进入创建工程流程。2.1.2创建工程使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体 的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具，以及 目标器件系列和具体器件等。(1)打开建立新工程管理窗。选择菜单FileNew Preject Wizard命令，即弹出“工程 设置”对话框(图2-2)。单击此对话框最上一栏右侧的“”按钮，找
6、到文件夹d:cnt10b选中已存盘的文件cnt10.vhd (一般应该设顶层设计文件为工程)，再单击“打开”按钮，即出现如图2-2所示的设置情 况。其中第一行的d:cnt10b表示工程所在的工作库文件夹；第二行的cnt10表示此项工程的 工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是 按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为cnt10。(2) 将设计文件加入工程中。单击下方的Next按钮，在弹出的对话框中单击File栏的 按钮，将与工程相关的所有VHDL文件(如果有的话)加入进此工程，即得到如图2-3所 示的情况。此工程文件加入的方法有两种
7、：第1种是单击Add All按钮，将设定的工程目录中的所有VHDL文件加入到工程文件栏中； 第2种方法是单击“Add.”按钮，从工程目录中选出相关的VHDL文件。(3) 选择仿真器和综合器类型。单击图2-3所示的Next按钮，这时弹出的窗口是选择 仿真器和综合器类型，如果都选默认的NONE”，表示都选Quartus II中自带的仿真器和综 合器。在此都选择默认项“NONE”(不作任何打勾选择)。(4) 选择目标芯片。单击Next按钮，选择目标芯片。首先在Family栏选芯片系列，在 此选Cyclone/II/III系列，并在此栏下单击Yes按钮，即选择一确定目标器件。再次单击Next 按钮，选
8、择此系列的具体芯片EP1C6T240C8。这里EP1C6表示Cyclone系列及此器件的规 模；T表示TQFP封装；C8表示速度级别。便捷的方法是通过图2.4所示窗口右边的3个“Filters”窗口过滤选择：分别选择Package为PQFP； Pin为240和Speed为8。Selflct ths dcsig-i fit?氏u svait to rcbJ? in I be piopct CickAdd AJI bn add dl dsorilics in lhe pinp3tdiaclQtoUwpn3ieci. Note ynuctridh add design ife m ihe pcp3t
9、图2-3将所有相关的文件都加入进此工程Bdwttiwfawyi 中!访m 皿牌 ME 成M 皿 EmpisfcnEt 丽二三日嵌h削#奶d蚯可植FkL： FV=p y|Ub-hei L Rn PfariaL. |.|z4P-H-vt1 LSNenfM.FLLIEPIE&D24DZBT-5T.*iL 州3知4：m出朝7/如 83存 Swdfcdp*:*hfeai* riff hlC 心 .脚P 9hrw wfnrrt d-wr既：isbh 蠢 m：图2-4选择目标器件EP1C6T240C82.1.3编译前设置（1）选择FPGA目标芯片。目标芯片的选择也可以这样来实现：选择Assignmemts菜
10、单 中的settings项，在弹出的对话框中（图2-6）选择Category项下的Device。首先选择目标 芯片为EPIC6T240C8 （此芯片已在建立工程时选定了）。（2）选择配置器件的工作方式。单击图2-6中的Device & Pin Options按钮，进入选择 窗，这将弹出 Device & Pin Options 窗口，首先选择General 项（图 2-7），在 Configuration 选项页，选择配置器件为EPCS4,其配置模式可选择Active Serialo这种方式只对专用的Flash 技术的配置器件（专用于Cyclone系列FPGA的EPCS4和EPCS1等）进行编
11、程。注意，PC 机对FPGA的直接配置方式都是JTAG方式，而对于FPGA进行所谓“掉电保护式”编程通 常有两种：主动串行模式（AS Mode）和被动串行模式（PS Mode）。对EPCS1/EPCS4的编 程必须用AS Mode。图2-8选择配置器件和编程方式2.1.4全程编译Quartus II编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错，逻辑 综合、结构综合、输出结果的编辑配置，以及时序分析。在这一过程中，将设计项目适配到 FPGA/CPLD目标器中，同时产生多种用途的输出文件，如功能和时序信息文件、器件编程 的目标文件等。编译器首先检查出工程设计文件中可能错误信息，供设
12、计者排除。然后产生 一个结构化的以网表文件表达的电路原理图文件。编译前首先选择Processing菜单的Start Compilation项，启动全程编译。这里所谓的全程编译（Compilation）包括以上提到的Quartus II对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配 文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。编译过程中 要注意工程管理窗下方的“Processing栏中的编译信息。如果工程中的文件有错误，启动 编译后在下方的Processing处理栏中会显示出来（如图2-9所示）。对于Processing栏显示出的语句格式
13、错误，可双击此条文，即弹出对应的vhdl文件，在深色标记条处即为文件中的 错误，再次进行编译直至排除所有错误。CHT10$向匕噌蛆Aix tblcwrioCycltftt EMC3TM.4CFlttt StiLtVKQu-lux II V*riiK3 si an Ka-Tflp-lml EntHyFIe Ftiltd - Sw $蜡 25 I2:2Q S.O Build 16S 06/22/2MS SP I ! CKTLOiTull Coapilflit 9 40I华蛔*Full立Afitlri-aFitt*rInf 4: Euildj 皿 Qur tm II丘 5yr Isitfr斡w WH
14、jMg? r t *O*t t iAti_fi 1 *t= en wrsCST10 -* CSTTIOIrrr: VHDL syaitix *rror tt CSTLO. vhd.) m at AETMrECTUU*; x*c tine *E微做：VMDL agE蝴 临歆 t ClfTLO. wMGT): n+中 uitd m袂玖1th图2-9全程编译后出现报错信息如果编译成功，可以见到如图2-9所示的工程管理窗的左上角显示了工程cnt10的层次 结构和其中结构模块耗用的逻辑宏单元数共5 LCs）；在此栏下是编译处理流程，包括数据网 表建立、逻辑综合、适配、配置文件装配和时序分析等。最下栏是编
15、译处理信息；中栏 （Compilation Report栏）是编译报告项目选择菜单，点击其中各项可以详细了解编译与分 析结果。2.1.5时序仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足 原设计要求。以VWF文件方式的仿真流程的详细步骤如下：（1）打开波形编辑器。选择菜单File中的New项，在New窗口中选择Other Files中 的 Vector Wavefor（2-10），单击OK按钮，即出现空白的波形编辑器（图2-11），注意将窗口扩大，以利观 察。（2）设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的时间区 域上十分重要。通常设置的时间范围在数十微秒间：在Edit菜单中选择End Time项，在弹 出的窗口中的Time栏处输入50，单位选“商，整个仿真域的时间即设定为50gs（图2-12）， 单击OK按钮，结束设置。
