《模拟电路提取Verilog模型的方法》由会员分享，可在线阅读，更多相关《模拟电路提取Verilog模型的方法（10页珍藏版）》请在金锄头文库上搜索。
1、模块电路提取 Verilog 模型的方法总结陈锋 2018-1-18 1. 在原理图目录，运行 icfb。2. 选 Tools - Library Manager.3. 在Library找到要提取的库（一般是项目名称），这里选NV3030A1P_GRAM。在Cell里选 要提取的顶层模块，这里选GRAM。View里选schematic,并右击选open4. 在打开的原理图 Virtioso Schematic 菜单里，选 Tools - Simulation - NC-Verilog5.在设置窗口里，Run Directory手工填入提取Verilog网表的目录名，比如xxx/GRAM_run
2、66. Top Level Design里，点Browser.，选择要提取的顶层，我们这里选择与第3步相同的 Library、Cell和View。如下图，选好后点Close。Library Browser VirtuosoS) V#rilo| Environment for NC-Verilog Integration_1 Show CategoriesulirarycellviewUrZJljCRAMjacheinaticOT3029E1V Li shA=：ize NV3Q37E1P zjs$chBR3ltiDw303Da1P_GHAMAsize_US_athssynlioLW303DA1P
3、 GRAM ulBaxikWV303DC1V PowerEaxiklW303DC1V haJjD312Esize NT3Q37E1P zj eW303DC1V chensxCsize NT3037E1P zj ew303DclV_digitalDecoderw303DclV_fLnijDecoderlW303DC1V gjgw_n?r-1.1市:11尸-=肝前 n-T.1. fi 片KK n:wTHT-mr 4(i1市:11尸-=肝前 n-T.i. n:n/加i.-.-n- p fii-加i.-VISOI6 32i i.lr :a r :J .llT.ilarhitrrnnalogLibaEh
4、itrr_vlbasichsnkdunniy_LcdsDrETrchLibhanksr10Funct-ianalbanka ellpO Llulp5v6v3 2v_d.cvic dbanka ell1rfEaipLeahuahald匚 fLiJbcldeakJOnsB |RHefs-JHslp7.点左边“跑步的人”来Initial Design。会看到“三个勾”(Generate Netlist)的图标显示 出来了。v Virtuoso Verilog Environment for NC-1 _ XStatus:Commands Setup ResultsRun Directoryy8 /
5、clienE /nv3 030 /NV3 030A1P/ana /gr aun_3 c h/GRAM_riuTL6ready 5HelpLibraryGellViewr303 0AlP_GRA2fGRA1 Interactive BatchSteps Compile Elaborate Simulate8. 选 Setup - Netlist.9.设置提取参数。我们需要修改 “Netlist These Views和“Stop Netlisting at Views,如下图设置。另外时间和精度也可以在此设置，默认是1ns/1ns,是全局的设置。我建议不要修改，在生成 Verilog Netli
6、st 后，手工修改一些特殊模块来提高精度即可。 设置好后，点 Apply， OK。10.点击“三个勾”生成Verilog Netlist。稍等片刻后，第三个图标“模块图”显示出来，说 明网表也生成好。Status:y Virtuoso Verilog Environment for NC-1 _ XNetlisting Succeeded 5HelpCommands Setup ResultsFtun DirectoryjOn-_n_n_n_IIn n nbbrrytellViewr303aAlP_GFAKOLAHscheniaticBrowse.Top Level DesignSimulat
7、e OptionsSimulator Mode nv3030_sram、弋find会查找到所以的名叫“netlist”的文件，用cat显示出这些文件的内容，再重定向到 nv3030_sram.v。13. 用以下命令检查网表有无语法错误。erdi -2001 nologo nv3030_sram.一般来说，我们网表提取到此结束。14. 但有时，我们还需要修改自动提取的网表。比如：a）删除共用的逻辑单元模块,因为这些模块很可能已经手动写好verilog形为级模型。b）修改部分模块的精度，因为某些延时模块希望精确到100ps。面是一个用 python 写的示例脚本。使用方法simplify_sram
8、_netlist.py -i -o outputfile#!/home/verify8/chenf/eda/Python-3.6.2/pythonimport sysimport osimport reimport getopt#解析命令参数try:opts, args = getopt.getopt(sys.argv1:, hi:o:, ifile=, ofile=)except getopt.GetoptError:print(simplify_sram_netlist.py -i -o ) sys.exit(2)for opt, arg in opts: if opt = -h:print(simplify_sram_netlist.py -i -o ) sys.exit()elif opt in (-i, -ifile): ifileName = argelif opt in (-o, -ofile):ofileName = arg#读入待修改的 Verilog 网表 infile = open(ifileName,
