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1、实验四 双向计数器设计一、 实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术； 掌握双向异步清零计数器（加/减1器）的设计方法。二、 设计描述及方法1 设计电路的接口描述。双向含异步清0和同步时钟使能的4位加法器clkcoutTo 7-segment decoderyout3.0enableresetTo a LEDdir 图5-1双向含异步清0和同步时钟使能的4位加法器管脚图如图5-1，引脚说明如下： clk是计数端口； reset是异步清零信号，高电平有效； enable是使能端，当它为高电平时，才能将加1器的输出值加载到锁存器的数据端 dir是加减操作的控制选择，高
2、电平加1器；低电平减1器 yout3.0是四位数据输出端，通过锁定数码管用以显示输出数据； cout是计数溢出端。 2 真值表。如表5-1所示： 表5-1 双向含异步清0和同步时钟使能的4位加法器真值表clkresetenablediryout3.0coutx1xx00000x00x保持保持011加1x010减1x011111113 电路设计基本方法 这是一个单时钟十六进制计数器；“双向”指的是加1还是减1操作，可以用语句 if dir=1 then else实现；“异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来；“同步时钟使能”是指当enable有效时
3、还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。三、 设计步骤完成计数器的VHDL描述，并对其进行波形仿真，确定结果正确。四、 硬件验证(选做)1 选择实验电路结构5对该设计进行硬件验证。在该实验电路结构中，将键8（PIO7）对应为reset控制信号，键7（PIO6）对应为enable控制信号，键6（PIO5）对应为dir控制信号，yout是计数输出接数码1（PIO19-PIO16，低位靠右），计数溢出cout接发光管D8（PIO15）；时钟clk接clock0，通过短路帽选择4Hz信号。2 查阅系统引脚对照表，完成引脚锁定。3 重新编译成功后，完成器件的下载配置。4 在实验装置上验证结果，检查是否能完成所设计的电路功能。五、 实验思考题1 如果减1计数，要求计数器到零有进位输出，有何变化？2 如果改成同步清0，该做如何变化？改成异步时钟使能呢？
