ISE约束UCF编辑的操作介绍

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1、摘要:本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束,主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。XilinxFPGA设计约束的分类Xilinx定义了如下几种约束类型:?AttributesandConstraints”?“CPLDFitter”?GroupingConstraints?LogicalConstraints?PhysicalConstraints”?MappingDirectives?PlacementConstraints?RoutingDirectives?SynthesisConstraints?TimingCon

2、straints?ConfigurationConstraints”)文件可以完成上述的功能通过编译UCF(userconstraintsfile还是用实例来讲UCF的语法是如何的pinjlj(adsnJJpin_plx_blast_n_iJpin_plxjhold_ipin_p1xJreset_nJpinjjj)cjw_r_nj-pin_syselk_ipjnjed_o(7:0)P_plx_bterm_n_opin_plx_lhdda_opin_plx_ready_n_opin_plx_ladjo(31:0)图1RTLSchematic图1是顶层文件RTL图,左侧一列输入,右侧为输出,这些端

3、口需要分配相应的FPGA管脚。1:NETpin_sysclk_iLOC=AD12|TNM_NET=pin_sysclk_i;2:TIMESPECTS_pin_sysclk_i=PERIODpin_sysclk_i15nsHIGH50%;3:#4:NETpin_plx_lreset_n_iLOC=B18;5:#6:NETpin_plx_lhold_iLOC=C17;7:NETpin_plx_lholda_oLOC=D17|SLEW=FAST;8:#9:NETpin_plx_ads_n_iLOC=E18;10:NETpin_plx_ads_n_iOFFSET=IN6.3nsAFTERpin_sys

4、clk_iHIGH;11:#12:NETpin_plx_lw_r_n_iLOC=E9;13:NETpin_plx_lw_r_n_iOFFSET=IN6.3nsAFTERpin_sysclk_iHIGH;14:#15:NETpin_plx_blast_n_iLOC=D18;16:NETpin_plx_blast_n_iOFFSET=IN6.3nsAFTERpin_sysclk_iHIGH;17:#18:NETpin_plx_lad_io”LOC=AD13|SLEW=FAST|TNM=LAD;19:NETpin_plx_lad_io”LOC=AC13|SLEW=FAST|TNM=LAD;20:NE

5、Tpin_plx_lad_io”LOC=AC15|SLEW=FAST|TNM=LAD;21:NETpin_plx_lad_io”LOC=AC16|SLEW=FAST|TNM=LAD;22:NETpin_plx_lad_io”LOC=AA11|SLEW=FAST|TNM=LAD;23:NETpin_plx_lad_io”LOC=AA12|SLEW=FAST|TNM=LAD;24:NETpin_plx_lad_io”LOC=AD14|SLEW=FAST|TNM=LAD;25:NETpin_plx_lad_io”LOC=AC14|SLEW=FAST|TNM=LAD;26:NETpin_plx_lad

6、_io”LOC=AA13|SLEW=FAST|TNM=LAD;27:NETpin_plx_lad_io”LOC=AB13|SLEW=FAST|TNM=LAD;28:NETpin_plx_lad_io”LOC=AA15|SLEW=FAST|TNM=LAD;29:NETpin_plx_lad_io”LOC=AA16|SLEW=FAST|TNM=LAD;30:NETpin_plx_lad_io”LOC=AC11|SLEW=FAST|TNM=LAD;31:NETpin_plx_lad_io”LOC=AC12|SLEW=FAST|TNM=LAD;32:NETpin_plx_lad_io”LOC=AB14

7、|SLEW=FAST|TNM=LAD;33:NETpin_plx_lad_io”LOC=AA14|SLEW=FAST|TNM=LAD;34:NETpin_plx_lad_io”LOC=D12|SLEW=FAST|TNM=LAD;35:NETpin_plx_lad_io”LOC=E13|SLEW=FAST|TNM=LAD;36:NETpin_plx_lad_io”LOC=C16|SLEW=FAST|TNM=LAD;37:NETpin_plx_lad_io”LOC=D16|SLEW=FAST|TNM=LAD;38:NETpin_plx_lad_ioLOC=D11|SLEW=FAST|TNM=LAD

8、;39:NETpin_plx_lad_io”LOC=C11|SLEW=FAST|TNM=LAD;40:NETpin_plx_lad_io”LOC=E14|SLEW=FAST|TNM=LAD;41:NETpin_plx_lad_io”LOC=D15|SLEW=FAST|TNM=LAD;42:NETpin_plx_lad_ioLOC=D13|SLEW=FAST|TNM=LAD;43:NETpin_plx_lad_ioLOC=D14|SLEW=FAST|TNM=LAD;44:NETpin_plx_lad_ioLOC=F15|SLEW=FAST|TNM=LAD;45:NETpin_plx_lad_io

9、LOC=F16|SLEW=FAST|TNM=LAD;46:NETpin_plx_lad_ioLOC=F11|SLEW=FAST|TNM=LAD;47:NETpin_plx_lad_ioLOC=F12|SLEW=FAST|TNM=LAD;48:NETpin_plx_lad_ioLOC=F13|SLEW=FAST|TNM=LAD;49:NETpin_plx_lad_ioLOC=F14|SLEW=FAST|TNM=LAD;50:TIMEGRPLADOFFSET=IN6.4nsAFTERpin_sysclk_iHIGH;51:TIMEGRPLADOFFSET=OUT3.1nsBEFOREpin_sys

10、clk_iHIGH;52:#53:NETpin_plx_ready_n_oLOC=F18|SLEW=FAST;54:NETpin_plx_ready_n_oOFFSET=OUT4.2nsBEFOREpin_sysclk_iHIGH;55:#56:NETpin_plx_bterm_n_oLOC=D10|SLEW=FAST;57:NETpin_plx_bterm_n_oOFFSET=OUT4.2nsBEFOREpin_sysclk_iHIGH;58:#59:NETpin_led_oLOC=D22;60:NETpin_led_oLOC=C22;61:NETpin_led_oLOC=E21;62:NE

11、Tpin_led_oLOC=D21;63:NETpin_led_oLOC=C21;64:NETpin_led_oLOC=B24;65:NETpin_led_oLOC=C20;66:NETpin_led_oLOC=B23;表1.UCFexample对上面的UCF文件进行一些注释:该UCF文件主要是完成了管脚的约束、时钟的约束,以及组的约束。第一、二行:主要定义了时钟以及对应的物理管脚。第一行,端口pin_sysclk_i分配到FPGA管脚AD12,并放到了pin_sysclk_igroup中。那如何得知是AD12的管脚呢,请看图2,FPGA管脚AD12是一个66MHz的外部时钟。FPGA的开发板

12、肯定有电路原理图供你分配外部管脚JTTVIYinTIOL7NGCVRPLC4IOL8PGCCCLC4IOL8NGCCCfLC“4_f术D16|9FPGACLK66MHz箪2_0D11图2,电路原理图第二行:时钟说明:周期15ns,占空比50%。关键词TIMESPEC(TimingSpecifications),即时钟说明。一般的语法是:TIMESPECTSidentifier=PERIODtimegroup_namevalueunits;其中TSidentifier用来指定TS(时钟说明)的唯一的名称。第七行:pin_plx_lholda_o连接至物理管脚D17,并配置该管脚电平变化的速率。关

13、键词:SLEW,用来定义电平变化的速率的,一般语法是:NETtop_level_port_nameSLEW=value”;其中value=FAST|SLOW|QUIETIO,QUIETIO仅用在Spartan-3A。第十行:定义pin_plx_ads_n_i输入跟时钟的关系。OFFSETIN和OFFSETOUT的约束。OFFSETIN定义了数据输入的时间和接收数据时钟沿(captureEdge)的关系。一般的语法是:OFFSET=INvalueVALIDvalueBEFOREclockOFFSET=OUTvalueVALIDvalueAFTERclockTransmitCaptureEdgeEjgePERIOD=5ns;1ISysCLkn1114OFFSEThlBEFORE=5nsIiData1I1Data2(内.IVALID-5H6图3时序图(OFFSETIN)例子:N

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