《电子线路课程设计频率合成器设计》由会员分享，可在线阅读，更多相关《电子线路课程设计频率合成器设计（16页珍藏版）》请在金锄头文库上搜索。
1、2004级本科课程（设计）频率合成器院 （系）名 称: 物理与电子信息学院专 业 名 称: 电子信息科学与技术学 生 姓 名: 乐 学 号 : 指 导 教 师: 完 成 时 间: 2007年10月05日 考勤 报告成绩 调试成绩 奖励成绩 总成绩 目录概述4系统组成框图44单元电路设计4石英晶体振荡器的工作原理4M分频电路53.2.1 74LS90结构及功能表53.3 N分频电路63.3.1 74LS191的结构及功能表6 数字锁相环电路93.4.1 CC4046简介及工作原理93.4.2 CD4046电参数1012电路设计及调试中的几个问题12实验数据12总体电路设计145 心得体会14参考
2、文献14附图一15附图二16设计任务书：课题名称：频率合成器设计要求：1.写出设计步骤，画出原理图，制作PCB板；2.装配电路；3.调试电路；4.已知条件。功能要求：利用一个高稳定的晶振产生许多稳定度与晶振相同的频率， 学习要求：了解数锁相环CD4046、高频模拟锁相环NE564、低频锁相环NE567等集成电路锁相环的基本原理；学会锁相环的捕捉带、同步带及压控振荡器的控制特性等主要参数的测试方法；掌握用集成电路锁相环构成的锁相倍频、频率合成、FM调制解调、FSK调制解调及双音多频译码等现代通信中广泛应用的电路的设计与调试。 频率合成器可分为直接式频率合成器,间接式（或锁相）频率合成器和直接式数
3、字频率合成器。1） 直接式频率合成器（DS）直接式频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合成器原理简单,易于实现。其合成方法大致可分为两种基本类型:一种是所谓非相关合成方法;另一种称为相关合成方法。2）直接式数字频率合成器（DDS）直接式数字频率合成器（DDS）与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率
4、控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。3）间接式（或锁相）频率合成器（IS）间接式频率合成器又称为锁相频率合成器。锁相频率合成器是目前应用最广的频率合成器,也是本设计主要介绍的内容。晶体振荡器能产生稳定度很高的固有频率。若要改变频率，需要更换晶振。LC振荡器改换频率虽然很方便，但频率稳定度由较低。用锁相环实现的频率合成器，既有稳定度高又有改换频率方便的优点。即用一个高稳定的晶振，可产生许多稳定度与晶振相同
5、的频率，在现代通信中获得广泛应用。频率合成器的主要性能指标如下：频率范围 频率合成器的工作频率范围，该工作频率范围可分为若干个频段，一般适用途而定。在规定的频率范围内，任何指定的频率点上，频率合成器都能工作，且满足性能指标要求。频率间隔 频率合成器的输出频谱是不连续的。两个相邻频率之间的最小间隔称为频率间隔。波道数 频率合成器所能提供的频率点数。频率转换时间 频率转换后达到稳定工作所需的时间。频率稳定度与准确度 频率稳定度是指在规定时间间隔内合成器的频率偏离规定值的数值；频率准确度则是指实际工作频率偏离规定值得数值，即频率误差。功能原理：晶振JT与74LS04组成晶体振荡器，提供32KHZ的基
6、准频率；74LS90组M分频电路,改变开关S的位置,即改变分频比M,同时也改变了频率间隔fR/M;74LS191组成可置数的N分频电路，改变数据输入端D0D1D2D3的状态，即改变分频比N或波道数。本设计中主要涉及3方面的内容：（1）是74LS90如何设置不同的M值；（2）是74LS191如何设计不同N值；（3）锁相环CD4046。晶体振荡器M分频电路锁相环N分频电路图系统组成框图3. 单元电路设计3.1 石英晶体振荡器的工作原理CMOS晶体振荡器是以石英晶体为振荡反馈元件的，石英晶体等效电路如图2所示。图中：RS石英晶体等效串联电阻；L1石英晶体等效电感；C1晶体动态电容；C0分布电容。 图
7、2 石英晶体等效电路设图中两个并联等效支路的阻抗为Z1和Z2，则设晶体的等效阻抗为，则将CMOS石英晶体振荡线路中，将反相器工作在线形放大状态，石英晶体作为线路中的反馈元件。只有当线路振荡频率接近石英晶体的固有串联谐振频率时，线路维持振荡条件。由于石英晶体固有振荡频率十分稳定，CMOS反相器和石英晶体组成的振荡线路也具有频率稳定的特点，并且这种线路经常用于电子手表、电子时钟和其他要求准确时间的一切定时设备。其电路如图3。这是一个串联式，还有一种是并联式。串联式的阻抗远远大于并联式阻抗。其电路如图4。图中RF为CMOS反相器的偏置电阻，通常RF=130M；C1、C2和石英晶体组成形反馈网络，C2
8、为可调电容。调整C2值，可以微调线路的振荡频率。考虑到体积大小、电路成本和分频方便，通常把石英晶体的振荡频率做成Hz，将此频率进行16次而分频，在输出端刚好得到1Hz的脉冲。在此我们应用的是石英晶体串联式振荡器。 图3石英晶体串联式振荡器 图4石英晶体并联式振荡器3.2 M分频电路3.2.1 74LS90结构及功能表74LS90是异步二五十进制计数器（所谓异步计数器是指计数器内部触发器的时钟信号不是来自于同一外接输入时钟信号，因而各触发器不是同时翻转，这种计数器的计数速度慢），其引脚如图5。图5 引脚图 图6 74LS90时序图两个时钟输入端A和B。其中，A和QA组成一位二进制计数器；B和QD
9、、QC、QB组成五进制计数器；若将QA与B相连接，时钟脉冲从A输入，则构成8421BCD码十进制计数器。74LS90有两个清零端R0(1)、R0(2)和两个置端R9(1)，R9(2)，功能表如图7及时序表图8和时序图6。图7 74LS90功能表 图8 8421BCD十进制计数时序表3.3 N分频电路3.3.1 74LS191的结构及功能表74LS191是一种可逆计数器，即可以进行加法计数也可以进行减法计数的计数器。同步二进制可逆计数器74LS191的引脚如图9所示。图9 74LS191引脚图 图10 74LS191状态图中/D为“加减控制信号”:当/D=0时，实现二进制加法计数功能；/D=1时
10、，做减法。S为为计数允许控制端。下面是74LS191的功能表1和状态图10。表1 74LS191功能图CPSLDU/D工作状态*11*保持*0*预置数010加法计数011减法计数下图即为74LS191内部电路图11：图11 74LS191内部电路图在本电路中74LS191作为一个加法计数器使用，由所置的数可决定分频比。即74LS191组成可置数的分频电路，改变数据输入端壮态，即改变分频比或波道数。例：设=2，则频率间隔为/M=16 kHz,当 D0D1D2D3D4=0000时，=16, =256 kHzD0D1D2D3D4=0001时，=15, =240 kHzD0D1D2D3D4=0010时
11、，=14, =224 kHzD0D1D2D3D4=0011时，=13, =182kHz如此类推，直到D0D1D2D3D4=1111时，=1, =16kHz. 以此可见，此时合成器输出的频率范围为16kHz-256kHz,共有16种频率，两相邻频率的间隔为16kHZ, 若=4，则频率间隔为kHZ,频率间隔为8 kHz,频率范围为8KHz-128 kHz.然而经过测量数据并非如此，设=32kHz其测试结果如下表2：表2N（kHz）N（kHz）N（kHz）N（kHz）0000000100100011010001010110011141000100110101011811001101161110321
12、111无由此看来74LS191分频N最大是15,即D0D1D2D3D4=0000时。将其变成32.768kHz，设=2，则频率间隔为 kHz换算可得如表3：表3N（kHz）N（kHz）N（kHz）N（kHz）0000000100100011010001010110011110001001101010111100110111101111无同时我们也可以得到M=4、8、10时其数据范围分别为。这个原因我们可由其原理图解释，D/U(5脚)和CTEN（4脚）接地，RCO（13脚）与LOAD（11脚）相接。就拿D0D1D2D3D4=1111来说，此时MAX/MIN输出为1，当CLK（14脚）输出高电平时
13、13脚RCO输出为0（有效电平），LOAD（11脚）输入为0，则可以预置数据，由于预置的D0D1D2D3D4=1111，所以其一直MAX/MIN输出为1，则输出一个直流信号。但是当D0D1D2D3D4=1110时，有个CLK信号时，其输出刚好与CLK信号频率相同，其余我们可以根据计算。3.4 数字锁相环电路3.4.1 CC4046简介及工作原理CMOS锁相环有三个基本单元构成：相位比较器、电压控制振荡器和低通滤波器。PLL功能框图如图12所示。图12 PLL功能框图施加于相位比较器有两个信号：输入信号Ui和压控振荡器输出信号Yo。相位比较器输出信号Vo正比于Ui和Yo的相位差，Vo经低通滤波器
14、后得到一个平均电压Ud，这个电压控制压控振荡器（VCO）的频率变化是输入与输出信号频率之差不断减小，直到这个差值为零，这是我们称之为锁定。在锁相环锁定时，VCO能使其输出信号频率跟随输入信号频率变化，锁定范围以fLR表示。而锁相环能“捕捉”的输入信号频率称之为捕捉范围，以fCR表示。低通滤波器的时间常数决定了跟随输入信号的速度，同时也限制了PLL的捕捉范围。数字锁相环CC4046采用了CMOS工艺，其内部结构如图13（a）所示。其中，放大器A1对输入信号Ui进行放大和整形。相位比较器（鉴相器）PC1仅由异或门构成，它要求两个相比较的输入信号必须各自是占空比为50%的方波；PC2是由边沿触发器构成的数字相位比较器，仅在两个相位比较的输入信号上升沿起作用，与输入信号的占空比无关，PC1 具有鉴频鉴相功能，相位锁
