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1、-DDR 与 DDR-IIDDR SDRAMDDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM。DDRSDRAM在原有的SDRAM的根底上改良而来。图1一、 DDR 的根本原理以MICRON的MT46V64M1616 Meg * 16 * 4 Banks为例，其时序图如下所示：图2 DDR读操作时序图从中可以发现它多了两个信号： CK*与DQS，CK*与正常CK时钟相位相反，形成差分时钟信号。而数据的传输在CK与CK*的穿插点进展，可见在CK的上升沿与下降沿都有数据被触发，从而实现DDR。在此，我们可以说通过差分信号到达了DDR的目的，甚至讲C
2、K*帮助了第二个数据的触发，但这只是对外表现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，还要从其部的改良说起。图3 DDR部构造图从图中可以看出，其前半局部与SDRAM的构造根本一样，红色框图局部即为比SDRAM多出的局部。首先不同之处就是部的Bank control logic规格。SDRAM中Bank control logic存储单元的容量与芯片位宽一样，但在DDR中Bank control logic存储单元的容量是芯片位宽的一倍。也因此，真正的行、列地址数量也与同规格SDRAM不一样了。以本芯片为例，在读取时，Bank control logic在部时钟信号的触发
3、下一次传送32bit的数据给读取锁存器，再分成2路16bit 数据传给复用器，由后者将它们合并为一路16bit数据流，然后由发送器在DQS的控制下在外部时钟上升沿与下降沿分两次传输16bit的数据给北桥。这样，如果时钟频率为100MHz，则在I/O端口处，由于是上下沿触发，则就是传输频率就是200MHz。这种部存储单元容量也可以称为芯片部总线位宽=2芯片位宽也可称为芯片I/O 总线位宽的设计，就是所谓的两位预取2-bit Prefetch，有的公司则贴切的称之为2-n Prefetchn代表芯片位宽。二、 DDR新增管脚及功能1. 差分时钟差分时钟是DDR的一个必要设计，但CK*的作用，并不能
4、理解为第二个触发时钟，而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定,以确保数据的正确传输，这就要求CK的上下沿间距要有准确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK*就起到纠正的作用CK 上升快下降慢，CK*则是上升慢下降快，参见图3。而由于上下沿触发的原因，也使CL=1.5 和2.5成为可能，并容易实现。图4 差分时钟2. 数据选通脉冲DQSDQS是DDR中的重要功能，主要用来在一个时钟周期准确的区分出每个传输周期，并便于接收方准确接收数据。DQS是双向信号，在写入时用来传送由北桥
5、发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。可以说，它就是数据的同步信号。在读取时，DQS与数据信号同时生成也是在CK与CK*的穿插点。而DDR存中的CL也就是从CAS 发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际上，DQS生成时，芯片部的预取已经完毕了，tAC是指上文构造图中红色框图局部的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生数据提前于DQS传出。由于是并行传输，DDR存对tAC也有一定的要求，以本芯片为例，假设采用DDR266，tAC的允许围是0.75ns；假
6、设采用DDR333，则是0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。DQS是了保证接收方的选择数据，DQS在读取时与数据同步传输。但由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间围，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是要有一个tAC规定的原因。而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点在读取时分割点就是上下沿，从这里分隔开两个传输周期。这样做的好处是，由于各数据信号
7、都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，如图5所示；但数据的读取触发仍为DQS的上/下沿，如图6所示。图5 数据写入时序图图6 数据读取时序图3. 写入延时在上面的DQS写入时序图图5中可以发现，在发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间tDQSS。tDQSS是DDR存写入操作的一个重要参数，太短的话恐怕承受有误，太长则会造成总线空闲。tDQSS 最短不能小于0.75个时钟周期，最长不能超过
8、1.25个时钟周期。正常情况下，tDQSS是一个时钟周期，但写入时承受方的时钟只用来控制命令信号的同步，而数据的承受则完全依靠DQS进展同步，所以DQS与时钟不同步也无所谓。4. 突发长度与写入掩码在DDR SDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作突发长度为1和全页式突发。因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进展两次传输。但是，突发长度的定义也与SDRAM的不一样了见图1，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进展屏蔽。DM信号和数据信号
9、同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM为高电平，则之前从DQS中部选取的数据就被屏蔽了。5. 延迟锁定回路DLLDDR SDRAM对时钟的准确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部的总线时钟，一个是部的工作时钟，在理论上DDR SDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况SDRAM 也部时钟，不过因为它的工作/传输频率较低，所以外同步问题并不突出。DDR SDRAM的tAC(data-out transition skew to CK)就是因为部时钟与外部时钟有偏差
10、而引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就是一种正/负延迟，如果延迟不可防止，则假设是设定一个延迟值，如一个时钟周期，则外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态修正部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一个延迟量给部时钟。目前DLL有两种实现方法，一个是时钟频率测量法CFM，Clock FrequencyMeasurement，一个是时钟比拟法CC，Clock parator。CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制部时钟，这样
11、外时钟正好就相差了一个时钟周期，从而实现同步。DLL就这样反复测量反复控制延迟值，使部时钟与外部时钟保持同步。CC的方法则是比拟外部时钟的长短，如果部时钟周期短了，就将所少的延迟加到下一个部时钟周期里，然后再与外部时钟做比拟，假设是部时钟周期长了，就将多出的延迟从下一个部时钟中刨除，如此往复，最终使外时钟同步。图7DDR-II SDRAMDDR-相对于DDR 的主要改良如下：DDR SDAMRDDR II SDRAM时钟频率100/133/166/200MHz200/266/333MHz数据传输率200/266/333/400MBPS400/533/667MBPS工作电压2.5V1.8V/1.
12、5V/1.35V预取设计2Bit4Bit突发长度2/4/84/8L-BANK数量最多4个最多8个CL值1.5、2.5、3.5、3311AL值无0CL-1接口标准SSTL_2SSTL_18系统最高P-BANK数量84新增特性 COD、ODT、POSTED CAS一、 DDR-存构造DDR-II SDRAM存构造图如下所示：图8 DDR-II SDRAM存构造图SDRAM有两个时钟，一个是部时钟，一个是外部时钟。在SDRAM与DDR时代，这两个时钟频率是一样的，而在DDR-II中，核心频率和时钟频率已经不一样了，由于DDR-II采用了4bit Prefetch技术。Prefetch可以意译为数据预
13、取技术，可以认为是端口数据传输率和存Cell之间数据读/写之间的倍率，如DDR为2bit Prefetch，因此DDR的数据传输率是核心Cell工作频率的2倍。DDR-II采用了4bit Prefetch架构，也就是它的数据传输率是核心工作频率的4倍。实际上数据先输入到I/O缓冲存放器，再从I/O存放器输出。DDR-II400的核心频率/时钟频率/数据传输率分别是100MHz/200MHz/400Mbps。DDR-II 400的核心频率和DDR 200是一样的，但是DDR-II 400的数据传输率是DDR 200的2倍。因此，DDR-虽然实现了4-bit预取，但在实际效能上，与DDR是一样的。
14、因此在一样的核心频率下，DDR-到达了2倍于DDR的的带宽的水平有一个前提条件，那就是DDR-的外部时钟频率也是DDR的2倍。图9 时钟频率示意图如前文所述，DDR在写入数据时，以DQS的高/低电平期中部为数据周期分割点；但在数据的读取触发仍为DQS的上/下沿。为保证DQS信号的准确，在DDR-II中，增加了差分DQS信号。图10 CK与CK*、DQS与DQS*二、 DDR-的新操作与新时序设计1. OCDOff-Chip Driver，片外驱动调校DDR-II参加了可选的OCD功能，OCD的主要用意在于调整I/O接口端的电压，来补偿上拉与下拉电阻值，从而可以提高信号的完整性。调校期间，分别测
15、试DQS高电平和DQ高电平，以及DQS低电平和DQ高电平的同步情况。如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级，从而减少DQ、DQS的倾斜来提高信号的完整性及控制电压来提高信号品质。不过，由于在一般情况下对应用环境稳定程度要求并不太高，只要存在差分DQS时就根本可以保证同步的准确性，因此OCD功能在普通台式机上并没有什么作用，其优点主要表达在效劳器领域。图11 OCD2. ODTOn-Die Termination，片终结所谓的终结，就是让信号被电路的终端被吸收掉，而不会在电路上形成反射，造成对后面信号的影响。在进入DDR时代，DDR存对工作环境提出更高的要求，如果先前发出的信号不能被电路终端完全吸收掉而在电路上形成反射现象，就会对后面信号的影响从而造成运算出错。因此目前支持DDR主板都是通过采用终结电阻来解决这个问题。由于每根数据线至少需要一个终结电阻，这意味着每块DDR主板需要大量的终结电阻，这也无形中增加了主板的生产本钱,而且由于不同的存模组对终结电阻的要求不可能完全一样，也造成了所谓的“存兼容性问题。而在DDR-II中参加了ODT功能，即是将终结电阻设于存芯片参见图8红色方框局部，当在DRAM模组工作时把终结电阻器关掉，而对于不工作的DRAM模组则进展终结操作，起到减少信号反射的作用注：ODT的
