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1、摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。工业调查表明大约有40的IC失效与ESD/EOS(过强的电应力)有关。因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。论文所做
2、的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damag
3、e or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is ve
4、ry necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated
5、 circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords: Electrostatic Dischar
6、ge, GND gate NMOS, Protected Device, Power and Ground网络软硬件目 录摘要1Abstract2第1章 绪论41.1 集成电路的发展状况41.1.1 集成度的提高41.1.2 摩尔定律41.2 集成电路中的ESD保护51.2.1 为何出现ESD51.2.2 ESD保护的必要性5第2章 关于版图设计与版图设计环境的介绍72.1 集成电路版图设计72.2 版图结构72.3 版图设计流程与方法82.4 版图设计环境82.4.1 Technology file 与Display Resource File 的建立92.4.2 Virtuoso工具的使用
7、9第3章 CMOS电路的ESD保护结构版图设计133.1 CMOS电路中ESD测试133.2 ESD保护原理143.3 CMOS电路ESD保护结构的设计143.3.1 CMOS电路ESD保护器件153.4 CMOS电路ESD保护结构的版图设计163.4.1 版图设计原则163.4.2 ESD保护结构版图设计17第4章 结束语18参考文献19致谢20第1章 绪论1.1 集成电路的发展状况1.1.1 集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。1970年出现了1K bit的半导体存储器，1972年推出了包含2250个MOS管的微处理器i404。集成度是集成电
8、路的一个重要概念，它是指芯片包含的晶体管数目，通常折算为2输入门的等效门数来表示，即一个门等于4个晶体管。在40多年的时间内，集成电路的集成度迅速提高，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）超大规模（VLSI）、特大规模（ULSI）阶段之后，目前已进入巨大规模（GSI）集成电路阶段。从技术的角度来讲，集成度的提高主要依赖于：晶体管尺寸的缩小、芯片面积增大。晶体管尺寸的缩小有两个明显的优点：1. 使电路的速度加快。目前集成电路的速度已达到1000MHz以上；2. 使晶体管密度（即每平方毫米硅片包含晶体管数）增加，但并不引起集成电路成本的明显上升，因而每一个晶体管的成本迅速下降
9、。这些优点驱动着集成电路工业致力于集成度的提高，并不断提高产品的性能价格比。在达到最小尺寸的物理极限以前，晶体管尺寸逐渐减小的趋势还会继续下去。提高集成度的另一途径是增大芯片的面积，但过分地增加芯片面积会使每个硅晶圆片上的有效芯片数减少。另外，由于硅晶体结构不可避免的缺陷发生的可能性会随面积的增大而增加，也会使集成电路生产的良品率降低，引起制造成本上升。1.1.2 摩尔定律摩尔是Intel公司的创始人之一，他通过对集成电路发展状况的总结，于1965年提出了摩尔定律，即芯片的集成度每3年提高4倍（大约18个月翻倍），器件尺寸则每3年以0.7的比率缩小。从那时起，以后的发展历史完全证明了摩尔定律与
10、实际趋势惊人的接近。1.2 集成电路中的ESD保护1.2.1 为何出现ESD静电是一种电能，它存在于物体表面，是正负电荷在局部失衡时产生的一种现象。静电现象是指电荷在产生与消失过程中所表现出的现象的总称，如摩擦起电就是一种静电现象。静电产生的原因有接触分离起电、摩擦起电和传导起电。当带了静电荷的物体（也就是静电源）跟其它物体接触时，这两个具有不同静电电位的物体依据电荷中和的原则，存在着电荷流动，传送足够的电量以抵消电压。这个高速电量的传送过程中，将产生潜在的破坏电压、电流以及电磁场，严重时将其中物体击毁，这就是静电放电，一般用ESD(Electrostatic Discharge)表示。ESD
11、是当今MOS集成电路中最重要的可靠性问题之一。高密度集成电路器件具有线间距短、线细、集成度高、运输速度快、低功率和输入阻抗高的特点，因而导致这类器件对静电较敏感，称之为静电敏感器件。静电放电的能量，对传统的电子元件的影响甚微，人们不易觉察，但是这些高密度集成电路元件则可能因静电电场和静电放电电流引起失效，或者造成难以被人们发现的“软击穿”现象，导致设备锁死、复位、数据丢失和不可靠影响设备正常工作，使设备可靠性降低，甚至造成设备的损坏。1.2.2 ESD保护的必要性集成电路工业由ESD导致的损失是一个非常严重的问题。据统计，在集成电路工业中由于ESD引起的损失高达25%。随着超大规模集成电路工艺
12、的高速发展，特征尺寸已经到深亚微米阶段，大大提高了集成电路的性能及运输速度，同时降低了单个芯片的制造成本。但器件尺寸的减小，导致了器件对外界电磁骚扰敏感程度也大大提高，使静电放电对器件可靠性的危害变得越来越显著。一方面，集成电路对静电放电的防护能力随着特征尺寸的减小而降低，使得CMOS器件对静电变得更加敏感，因ESD而损伤的情形更加严重。许多新发展起来的特种器件（如功率MOS器件、微波场效应器件）也大多属于静电敏感器件。而且在同等静电保护措施下，先进的工艺容易使得ESD保护能力下降；就算把器件的尺寸加大，其ESD耐压值也不会被升高，同时由于器件尺寸增大导致芯片面积也增大，其对静电放电的承受能力
13、却反而下降。另一方面，静电放电破坏的产生多是由于人为因素所形成，但又很难避免。电子器件或系统在制造、生产、组装、测试、存放、搬运等的过程中，静电会累积在人体、仪器、贮存设备等之中，甚至电子器件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形成放电路径，使得电子器件或系统遭到静电损伤。第2章 关于版图设计与版图设计环境的介绍2.1 集成电路版图设计集成电路是电子电路，但它又不同于一般意义上的电子电路，它把成千上万的电子元件包括MOS晶体管、电阻、电容甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类社会的进步创造了空前的奇迹，而使这种奇迹变为现实的正是集成电路
14、版图（layout）设计。集成电路的版图与集成电路的概念是一起诞生的，可以说没有版图就没有集成电路。集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路版图的精心设计，现代集成电路设计中发展起来的全定制与ASIC设计、单元库和IP库的建立，以及系统芯片设计的概念和方法学也无一不与集成电路版图设计密切相关。集成电路版图设计的职业定义为：通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用
15、的GDSII数据。集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。版图是电路图的几何表示。版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。集成电路设计的最终输出是掩模版图，通过制版和工艺流片可以得到所需的集成电路。2.2 版图结构芯片的剖面结构从平面工艺立体结构，需多层掩模版，故版图是分层次的，它由多层图形叠加而成。如一个简单的PMOS管和一个NMOS管构成反相器的剖面图如图2-1所示：图2-1 反相器的剖面结构则它的版图结构就如图2-2所示：图2-2 反相器版图结构所以版图的图形层次主要N-Well，P+ implant，poly1，contact，N+ implant，active，Metal1，via，metal2，poly2等。2.3 版图设计流程与方法集成电路的计算机辅助设计，按过程先后可分为正向设计过程和逆(反)向设计过程。所谓正向设计，指系统设计开始，经过逻辑图设计及电路设计，最后完成版图设计；所谓逆向设计，通
