《CMOS模拟电路设计流程以及检查验收规章》由会员分享，可在线阅读，更多相关《CMOS模拟电路设计流程以及检查验收规章（16页珍藏版）》请在金锄头文库上搜索。
1、CMOS 反向工程仿真电路设计流程及检查验收规章为了确保 CMOS 仿真电路设计项目研发工作,能在规定的时间内按质按量地 完成,并对完成质量进行评估和验收,特制定本管理办法. CMOS 仿真电路设计项根据图1所示为CMOS仿真电路逆向设计的基本流程，可以看出，项目从开始 到结束,大致分为 3 个阶段,1:立项,启动;2:开展,进行;3:完成,验收.在以上各阶段及 各具体环节中，应按以下规范工作，并提交达到要求的相应成果.专案立项1、项目评估根据设计需求 ,设计中心将评估该项目的工作条件是否基本具备 ,难度如何, 时间及人员安排是否可行,提出初步意见后下达给相关研发人员作组队准备.2、项目研究小
2、组组队 项目研究小组建队采取设计中心指定与个人自愿参加相结合的原则 .每个研究小组的人员素质和人数应根据项目的难度,时间要求等因素综合考虑.并配备不 同层次,不同特长的人员参加.3、项目分析与计划制定 项目组长会同小组全体成员,对项目的基本情况进行分析,材料是否齐全,重大技术难点何在 ,风险如何等 , 在此基础上提交设计中心“项目开始启动检查表 （Project Kick-off Check List） ”备案,并提交项目进度及人员安排计划建议书,其内 容包括以下三个方面:1）、专案概况:包括项目名称,简要介绍,项目起止期限,人员,负责人,设计要求,其它情况.2）、进度安排:包括分几个阶段,每
3、阶段完成的主要任务,人员安排等:3）、其它安排:考虑所存在的技术难点及可能遇到的问题 ,提出机动时间及与其它课题的协作方案 以及软件使用,工作站使用及与其它课题的协作或 合作等.设计中心根据所提交的计划建议书 ,提出书面修改意见 ,双方充分沟通后,以 项目实际要求为准则,制定切实可行的“项目设计方案计划书”,落实研发工作期 限,设计人员及其分工,工作内容及进度安排等重要内容,上报设计中心批准,备案.项目立项工作的全部内容应在十日内完成.专案启动项目立项工作全部完成后即进入项目启动阶段 ,设计中心下达“项目设计任 务书”给研发小组,设计任务书经项目组长确认签字后交设计中心审签存盘.任务 书下达的
4、时间为项目正式启动的时间,项目阶段进展及完成日期均以此时间为基 准.项目启动后,研发小组不得随意更改计划书内容及要求,由于实际情况的变化, 可提出计划变更申请,经公司审核同意后才能实施,同时提交设计中心一份新的计 划任务书备案.设计中心不得随意抽调，更改小组研发人员的配置项目在整个设计过程中的任何阶段 ,受到不可抗拒的客观因素 (包括技术因 素)的影响， 导致项目进度的拖延， 项目组长都必须及时向设计中心主管呈交书面 报告， 以便及时处理解决.专案开展项目实施由组长负责， 并应严格按计划执行， 并按阶段检查落实.项目开展过 程中的各个具体技术环节， 需按规范要求实施.版图提取和整理(Rever
5、se from Layout) 从照片提取电路,对照芯片数据进行电路分析及模块划分,并进一步探讨计划的可行性,进一步细化工作安排及设计计划.A:设计人员根据样品照片进行线路图提取.B:项目组长负责照片上各PAD名称标示,模块划分命名和任务分配.C:线路图应包括单元级，功能块级和Top Level级.提图步骤:(1) 将照片上各PAD处依Spec.之PIN Name及PIN Assignment标示名称在照片 上.(2) 将照片上所有的 Power Line(VDD,VSS 等)依由外至内,由左至右,由上至下之 顺序标示名称在照片上.(3) 将照片上所有的讯号联机依由外至内,由左至右,由上至下之
6、顺序标示.其讯号线名称统一以流水号码Ll,L2,.,Lxxx，标示在照片上(4) 将照片上所有的电阻架构分析并厘清,并依 SPICE MODEL 内电阻的 DeviceName(Device Name 为 HSPICE 仿真时,Net list 相对应于 SPICE MODEL 之工 艺制程参数),依由外至内,由左至右,由上至下之顺序标示在照片上 ,而其相对 应之Cell Name也依上述顺序并以流水号码R1,R2,., Rxx,标示在照片上. 注意:各电阻之隔离岛电位的接法(5) 将照片上所有的电容架构分析并厘清,并依 SPICE MODEL 内电容的 DeviceName(Device N
7、ame 为 HSPICE 仿真时,Net list 相对应于 SPICE MODEL 之工 艺制程参数),依由外至内,由左至右,由上至下之顺序标示在照片上 ,而其相对 应之Cell Name也依上述顺序并以流水号码C1,C2,., Cxx,标示在照片上. 注意:各电容之隔离岛电位的接法(6) 将照片上所有的MOS架构分析并厘清，并依SPICE MODEL内MOS的Device Name(Device Name 为 HSPICE 仿真时,Net list 相对应于 SPICE MODEL 之工 艺制程参数)，依由外至内 ，由左至右，由上至下之顺序标示在照片上 ，而其相对 应之Cell Name也
8、依上述顺序并以流水号码M1,M2,., Mxx,标示在照片上.并 在电路图上标明原器件W/L.并以4端的Symbol表示，注意:各 MOS 之 Buck 端及隔离岛电位的接法(7) 将照片上所有的BJT架构分析并厘清，统计并区分照片上各种BJT型态及射集 面积大小(大约值)，统一命名其Device Name，命名法则：若为NPN:单射集数,最小射集面积，暂时命名为NPN1,并依射集面积大小比率，依 序命名 NPN2,NPN3.,NPNx.若为NPN:多射集数,最小射集面积，暂时命名为NPN2E(2E代表2个射集),依此类 推.若为Lateral PNP:单射集数,最小射集面积，暂时命名为LPN
9、P1，并依射集面积大小 比率，依序命名 LPNP2,LPNP3.,LPNPx.若为Vertical PNP:单射集数，最小射集面积，暂时命名为VPNP1，并依射集面积大小 比率，依序命名 VPNP2,VPNP3,.,VPNPx.若为PNP:多射集数,最小射集面积，暂时命名为PNP2E(2E代表2个射集),依此类 推.就照片上所有的BJT依不同的型态及射集面积大小，将其Device Name依由外至 内，由左至右，由上至下之顺序标示在照片上.且将相对应之 Cell Name 依上述顺序 并以流水号码M1,M2,., Mxx,标示在照片上.(8) 若 版 图 太 复 杂 ， 则 将 照 片 区 分
10、 若 干 BLOCK，BLOCK 暂 时 命 名 为 Blocka,blockc,.,blockx.线路提取依由外至内，由左至右,由上至下之顺序提取, 并将提取的线路划在纸上.电路图输入(Schematic Entry)要求根据电路整理分析后的层次化模块关系，进行线路图输入，作为模拟的基础.A:电路图输入应分层次:单元级,Block级和Top Level级.B: Block 级尽量做到按功能块划分.C:电路图尽量做到规范，清晰，易读.D:设计人员完成电路图输入必须填写“电路图完成清单”(1):如果电路的层次较多，可以在Library上建立View的多级Category,然后把同 一大模块的很多
11、子模块Include进去.最好在完成Category下的子模块之后再建 立 Category.(2) 各埠及名称的表示应遵循规则，有意义.(3) 对多输入单元，应遵循整理出的电路连接关系，严格各埠的连接.本阶段任务完成后应提交：电路图 (Schematic).线路输入步骤(1) 将誊写在纸上的线路，在 Artis 环境下用 Composer 进行线路输入，其单元级之 Symbol 套用 Artis 提供之标准单元库，并将标准单元库之 Device Name 更改与 纸上的线路Device Name 一致，且Cell Name必须与纸上的线路Cell Name 一 致.(2) 使用 Compos
12、er 之 Save and Check 指令进行 Device 间联机的检验，察看是否有 Input floating/Output floating/Multi. Input.若有此情况产生，则察看照片是否提 图错误，直到问题厘清，但Output floating现象是可容许.(3) 根据功能块，进行电路整理分析后的层次化模块关系，重新进行线路图输入，将 相关的Device放在同一的功能块中(BLOCK),功能块的名称必须有意义化.(待 电路原理分析清楚后再重新命名).(4) 功能块的输入/输出讯号线数量，应以最少化为准则.(5) 每一个功能块的输入/输出讯号线名称必须有意义化(待电路原理分
13、析清楚后 再重新命名)(6) 从照片上量得之各电阻的长/宽以square方式输入线路图(各电阻值未知).(7) 从照片上量得之各电容的长/宽以square方式输入线路图(各电容值未知).(8) 每个功能块线路图的输入讯号端在左边，输出讯号端在右边. 电路原理分析及演算(Function Anayze and Adjust)按照划分的电路层次化结构及其功能块进行电路原理分析及演算 ，主要目的 在于让设计人员熟悉线路架构及原理，减少仿真时间及错误:此电路原理分析及演 算与线路输入可同步进行本阶段任务完成后应提交：各模块直至 Whole Chip 的 Design Note 电路原理分析及演算步骤(
14、1) 将线路图打印一份,在打印出的线路图上作电路原理分析及演算(2) 将各功能块的重要线路如 OP/Comparator/Current Mirror/Voltage Reference 整 理出,作原理分析.检查其线路连接是否有误.(3) 再将输入端控制线路整理出,作原理分析.检查其线路连接是否有误.(4) 次将输出端控制线路整理出,作原理分析.检查其线路连接是否有误.(5) 以上步骤皆能通过原理分析,则代表功能块线路的完整性,若有一步骤无法分 析,则须从照片上仔细看相关 Device 与连线.若无误,则代表有一些相关的 Device 被切割至其它功能块中,(6) 重新线路输入，将相关的De
15、vice切割至相对应之功能块中.(7) 以上步骤皆无误时,再作演算(8) 先 推 算 出 各 功 能 块 的 重 要 线 路 如 OP/Comparator/Current Mirror/Voltage Reference 之 BJT 的 gm 值.(9) 再 推 算 出 各 功 能 块 的 重 要 线 路 如 OP/Comparator/Current Mirror/Voltage Reference 之电阻/电容值.(10) 将输入端控制线路中各Device之gm/电阻值/电容值推算出.(11) 将输出端控制线路中各Device之gm/电阻值/电容值推算出.电路性仿真(CircUts HS
16、PICE and PowrMill SimUation)HSPICE/PowrMill 模拟验证阶段计划及各阶段的检查要求(包括各阶段的总体 任务，每阶段主要时间段的目标及人员安排，提出各阶段的检查标准或应提交的报 告等).A. 电路中的关键单元必须进行并完成电路性能仿真.B. 电特性仿真调用的模型和参数需经安茂主管指定的人员确认.C. 电特性仿真结果需由项目组长最后确认，由该完成此任务的设计人员在检查例会上作介绍.D. 电特性仿真完成后必须填写“电特性仿真完成清单”.本阶段工作完成后应提交：(1) 各模块直至Whole Chip的网表及模拟激励文件；(2) HSPICE/PowrMill 模
