IIS音频总线知识

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1、（一）数字音频技术一、声音的基本概念声音是通过一定介质传播的连续的波。1. 振幅：音量的大小2. 周期：重复出现的时间间隔3. 频率：指信号每秒钟变化的次数声音按频率分类:次声波 | 可听声波 ： 超声波20IIz20kIIz图2声音的频率（语音信号频率范围：300Hz-3kHz）声音的传播携带了信息，它是人类传播信息的一种主要媒体。声音的三种类型：1-波形声音：包含了所有声音形式2.语音：不仅是波形声音，而且还有丰富的语言内涵（抽象-提取特 征-意义理解）3-音乐：与语音相比，形式更规范。音乐是符号化的声音。二、声音的数字化1声音信号的类型模拟信号（自然界、物理）数字信号（计算机）2声音数字

2、化过程模拟信号”采样亠量化*编码数字信号模拟信号A/D ADCD/A IJAC图3声音数字化过程数字信号3声音数字化过程示意图连续的模拟声音信号声音信号的采样离散的音频信号图4声音数字化过程示意图4声音数字化三要素采样频率量化位数声道数每秒钟抽取声波幅度样本的次数每个采样点用多少二进制位表示数据范围使用声音通道的个数采样频率越高声音质量越好数据量也越大量化位数越多音质越好数据量也越大立体声比单声道的表现力丰富，但数据量翻倍11.025kHz22.05 kHz44.1 kHz8 位=25616 位=65536单声道立体声5声音数字化的数据量音频数据量=采样频率X量化位数X声道数/8(字节/秒)采

3、样频率(kHz)量化位数(bit)数据量(KB/s)单声道立体声11.025810.7721.351621.5343.0722.05821.5343.0716430786.1344.18430786.131686 13172.27三、音频的文件格式1. WAV文件WAV是Microsoft/IBM共同开发的PC波形文件。因未经压缩，文件数 据量很大。特点：声音层次丰富，还原音质好2. MP3文件MP3(MPEG Audio Iayer3)是一种按MPEG标准的音频压缩技术制作的 音频文件。特点：高压缩比(11:1)，优美音质3. WMA文件WMA(Windows Media Audio)是 W

4、indows Media 格式中的一个子集(音 频格式)。特点：压缩到MP3 半4.MIDI文件MIDI（乐器数字接口）是由一组声音或乐器符号的集合。 特点：数据量很小，缺乏重现自然音四、数字音频压缩标准1音频压缩方法概述压缩编码技术是指用某种方法使数字化信息的编码率降低的技术音频信号能压缩的基本依据： 声音信号中存在大量的冗余度； 人的听觉具有强音能抑制同时存在的弱音现象。音频信号压缩编码的分类： 无损压缩（熵编码）霍夫曼编码、算术编码、行程编码 有损压缩波形编码-PCM、DPCM、ADPCM、子带编码、矢量量化参数编码-丄PC混合编码-MPLPC、CELP2音频压缩技术标准分类标准说明电话

5、 语 音质 量G.711采样8kHz，量化8bit,码率64kbpsG.721采用ADPCM编码，码率32kbpsG.723采用ADPCM有损压缩，码率24kbpsG.728采用LD-CELP压缩技术，码率16kbps调幅广播质量G.722采样 16kHz,量化 14bit，码率 224(64)kbps高保真立体声MPEG音频采样44.1kHz，量化16bit,码率705kbps （MPEG三个压缩层次， 384-64kbps）五、声卡1声卡的主要功能声卡是负责录音、播音和声音合成的一种多媒体板卡。其功能包括: 录制、编辑和回放数字音频文件 控制和混合各声源的音量 记录和回放时进行压缩和解压缩

6、 语音合成技术（朗读文本） 具有MIDI接口（乐器数字接口）2芯片类型 CODEC芯片（依赖CPU,价格便宜）数字信号处理器DSP（不依赖CPU）（二）I2S总线协议一、I2S总线概述音响数据的采集、处理和传输是多媒体技术的重要组成部分。众 多的数字音频系统已经进入消费市场，例如数字音频录音带、数字声音 处理器。对于设备和生产厂家来说，标准化的信息传输结构可以提高系 统的适应性。l2S（lnterIC Sound）总线是飞利浦公司为数字音频设备 之间的音频数据传输而制定的一种总线标准，该总线专责于音频设备之 间的数据传输，广泛应用于各种多媒体系统。二、I2S总线规范I2S总线拥有三条数据信号线

7、：1、SCK: （continuous serial clock）串行时钟对应数字音频的每一位数据，SCK都有1个脉冲。SCK的频率=2x米样频率X米样位数。2、WS: （word select）字段（声道）选择用于切换左右声道的数据。WS的频率=采样频率。命令选择线表明了正在被传输的声道。WS为“1”表示正在传输的是左声道的数据。WS为“0”表示正在传输的是右声道的数据。WS可以在串行时钟的上升沿或者下降沿发生改变，并且WS信 号不需要一定是对称的。在从属装置端，WS在时钟信号的上升沿发生 改变。WS总是在最高位传输前的一个时钟周期发生改变，这样可以使 从属装置得到与被传输的串行数据同步的时

8、间，并且使接收端存储当前 的命令以及为下次的命令清除空间。3、SD: （serial data）串行数据用二进制补码表示的音频数据。I2S格式的信号无论有多少位 有效数据，数据的最高位总是被最先传输（在WS变化（也就是一帧开始） 后的第2个SCK脉冲处），因此最高位拥有固定的位置，而最低位的位 置则是依赖于数据的有效位数。也就使得接收端与发送端的有效位数可 以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中 多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行 补足剩余的位（常补足为零）。这种同步机制使得数字音频设备的互连更 加方便，而且不会造成数据错位。为了保证数字音频

9、信号的正确传输， 发送端和接收端应该采用相同的数据格式和长度。当然，对I2S格式来 说数据长度可以不同。对于系统而言，产生SCK和WS的信号端就是主设备，用MASTER 表示，简单系统示意图如图1所示：彊高位刑丽45|砺恫*图1简单系统配置和基本接口时序另一个基本的接口时序图可以参看图2所示:H：图2 I2S典型的接口时序2SD*JWWWTRM沏I厂EftECEBTf!翩 EMITTS?口 ECElVffiTRANSMUTE - MASTfflREC：B-ER F4ASTERVSORO n-l RIGHT CHAfJNS.WORDn LEFT CHAMNElRIGHT CMAfJNH.cloc

10、k SCKword 岀lect MCONTRCiLLERr ! 3TRANSMITTERwssoCDhTROL 曲=KViETEPf(MSC)4、时序要求在IIS总线中，任何设备都可以通过提供必需的时钟信号成为系 统的主设备置，而从属设备通过外部时钟信号来得到它的内部时钟信号, 这就意味着必须重视主设备和数据以及命令选择信号之间的传播延迟， 总的延迟主要由两部分组成：1. 外部时钟和从设备的内部时钟之间的延迟2内部时钟和数据信号以及命令选择信号之间的延迟对于数据和命令信号的输入，外部时钟和内部时的延迟不占据主导的地位，它只是延长了有效的建立时间(set-up time)。延迟的主要部分是发送端

11、的传输延迟和设置接收端所需的时间。见图3和图4：V;1 * Ilc AH3&T E* In广 O.-35T / 1怙汕一*1idi.soeT */T 二 clodcpenodTtr = minimum allowed dock penod forT A* tpc & rl&vant fortrangfnittars in slave mode图 3 Timing for IIS Transmitter1i：0.35T *尿 feQ 36 *Es- 2 02T*1r-20 c *图 4 Timing for IIS Receiver其中: dock period T clock HIGH tHC

12、 clock LOWtLC 比I刖 holdtime t(r dock rise-time tRcT是时钟周期，Tf是最小允许时钟周期.ITr这样发送端利接收端才 能满足数据传输速率的要求/对于所有的数据速率，发送端和接收端均发II一个具有固定的传号 空号bt(mark一space ratio)的时钟信号丫所以I山和g是由T所定义的口 t比和&屹必须大于也35丁，这样便信号在从加装置端可以被检测到口 /延迟山和最快的传输速度(由丁定义)是相关的，快的发送端涪号在 慢的时钟上升沿可能导致如不能超过如它而使t血为零或者负。只有 気:不大于*5的时候0.15T),发送端才能保证临大于等于 0。/为了

13、允许数据在下降沿被记录，时钟信号匕升沿及T相关的时间延迟 应该给予接收端充分的建立时间(胆t-up time)o/数据建立时间(set-up iimw)和保#时间(hoi曲me不能小于指定接收端 的建立时间和保持时间&5、电气特性输出电压：VL 2.4V输入电压VIL=0.8VVIH=2.0V注：目前使用的TTL电平标准，随着其他IC (LSI)的流行，其他电平也会支持。（三）S3C2440的I2S控制器一、I2S控制器结构框图S3C2440A的In ter-IC Sou nd （IIS）总线接口作为一个编解码接口连接外部8/16位立体声音频解码IC用于迷你碟机和可携式应用。总线图 1 结构框

14、图1总线接口，寄存器组和状态机（BRFC）：总线接口逻辑和FIFO访 问由状态机控制。2. 5位双预定标器（IPSR）： 个预定标器用于IIS总线接口的主 时钟发生器，另外一个用作外部编解码时钟发生器。3. 64位FIFO（TxFIFO和RxFIFO）：在发送数据传输时，数据写 到TxFIFO；在接收数据传输时，从RxFIFO读取数据。4. 主IISCLK发生器（SCLKG）：在主设备模式，串行位时钟是从 主时钟生成。5. 通道发生器和状态机（CHNC）： IISCLK和iislrck是由通道状态 机生成并控制。6. 15位移位寄存器（SFTR）：在发送模式下并行数据移位成串行 数据输出，在接