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1、航空航天大学课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专 业： 班 级：学 号：姓 名：指导教师： 完成日期：2011年1月14日 / 目 录第1章总体设计方案11.1 设计原理11.2设计思路31.3 设计环境4第2章详细设计方案72.1 顶层方案图的设计与实现72.1.1创建顶层图形设计文件72.1.2器件的选择与引脚锁定82.1.3编译、综合、适配92.2 功能模块的设计与实现92.3 仿真调试11第3章编程下载与硬件测试143.1 编程下载143.2 硬件测试与结果分析14参考文献16附录（电路原理图）17第1章 总体设
2、计方案1.1 设计原理阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。原理是利用一个可控加法减法CAS单元所组成的流水阵列来实现的它有四个输出端和四个输入端。当输入线P0时，CAS作加法运算；当P1时，CAS作减法运算。逻辑结构图如图1.1所示。图1.1不恢复余数阵列除法器的逻辑结构图CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：SiAi(BiP)CCi1(AiCi)(BiP)AiCi当P0时
3、，就是一个全加器，如下式：SiAiBiCiCi1AiBiBiCiAiCi当P1时,则得求差公式：SiAiBiCiCi1AiBiBiCiAiCi其中BiBi1。在减法情况下,输入Ci称为借位输入,而Ci1称为借位输出。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，这也就满足了被除数左移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，上商位“1”，下一行的操作应该是减法。本实验就采用加减交替
4、的方法设计这个阵列除法器。图1.2所示的就是一个阵列除法器完成X/Y的除法运算，图中每一个方框是一个可控加法减法(CAS)单元。被除数为X= X0 X1 X2 X3 X4；除数为Y= Y0 Y1 Y2 Y3 Y4。其中X0和Y0是被除数和除数的符号位，在本次设计中X0和Y0 为零，商的符号位恒为零，商为0.Q1 Q2 Q3Q4，余数为0.000R4 R5R6R7 R8。被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y是沿对角线方向进入这个阵列。至于作加法还是减法，由控制信号P决定，即当输入线P0时，CAS作加法运算；当P1时，CAS作减法运算,其原理框图如图1.2所示。图1.
5、2 阵列除法器原理框图1.2 设计思路是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n1)位除(n1)位的加减交替除法阵列由(n1)2个CAS单元组成，其中两个操作数(被除数与除数)都是正的。流水阵列除法逻辑框图如图1.2可控加法减法(RO)单元如图1.2所示，其中被除数为X = 0. X1X2X3X4，除数为Y= 0. Y1Y2Y3Y4，商数为Q = 0. Q1Q2Q3Q4，它的余数为R = 0. 000R4R5 R6R7R8，字长为5。要是实现的除法功能是一个四位除数与被除数的相除运算。被除数X是一个4位的小数：X = 0. X1X2X3X4它是由顶部
6、一行垂直X的输入线来提供的。除数Y是一个4位的小数：Y= 0. Y1Y2Y3Y4它沿对角线方向进入这个阵列。这样就用阵列的右移来代替了除法运算中的被除数左移：即让余数保持固定，而将除数沿对角线右移。商Q是一个4位的小数：Q = 0. Q1Q2Q3Q4它在阵列的左边产生。余数R是一个8位的小数：R = 0. 000R4R5R6R7R8它在阵列的最下一行产生。由于本次设计要完成的是两个正整数的相除，所以最上面一行的控制线P置成“1”。减法是用加上绝对值相反数的补码来实现的，而在第一行的末端P以“1”值传递给进位输出，此举正好满足了减法运算中按位取反末位加一来形成补码的操作。这时右端各CAS单元上的
7、反馈线用作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行,我们就能确定下一行的操作。由于进位输出信号与P控制端上商正好满足逻辑运算关系，所以进位输出指示出当前的部分余数的符号,同时它将决定下一行的操作将进行加法还是减法。采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。1.3 设计环境（1）硬件环境伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、
8、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态与正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、
9、指令系统和强大的模拟调试功能。XCV200实验板在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。U3 IDT71V016SA 是64Kx16 位存储器能保存大容量的程序。C0-C5 D0-D5 是12 个7 段数码管用于显示模型机部的寄存器总线数值，在设计时可将需要观察的部寄存器总线等值接到这些7 段管上直观地观察模型机运行时部状态变化。A0-A7、B0-B7 是1
10、6 个LED 发光二极管用于显示模型机部的状态例如进位标志零标志中断申请标志等等。K0(0-7)-K4(0-7)是四十个开关用于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线值控制信号等。T6B595 是7 段数码管的驱动芯片，74HC1649是串转并芯片，用于接16 个LED。（2）EDA环境Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台如图1.3所示）功能强大，主要用于百万逻辑门设计。图 1.3 Xilinx foundation f3.1设计平台设计入口工具包括原理图编辑
11、器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx核生成器等软件。其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系与输出结果进行检验，并详尽分析各个时序限制的满足情况。COP2000仿真软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接
12、口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。OP2000 集成开发环境界面如图1.4所示。图 1.4 COP2000计算机组成原理集成调试软件第2章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建顶层图形设计文件顶层设计采用了原理图设计输入方式，图形文件主要由可控加法减法(CAS)单元构成， 由25个CAS模块组装而成的一
13、个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。图2.1阵列除法器的设计图形文件结构图2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成,其中X0.X1X2X3X4为被除数，Y0.Y1Y2Y3Y4为除数P为加减控制端（1为减法，0为加法），Q0.Q1Q2Q3Q4为商，0.000R1R2R3R4R5为余数。其电路原理如图2.2所示。图2.2 阵列除法器电路图2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算
14、机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号与Xilinx XCV200芯片引脚对应关系如表2.1所示。表2.1 信号和芯片引脚对应关系图形文件中的输入/输出信号XCV200芯片引脚信号X1P100X2P101X3P102X4P103Y1P84Y2P85Y3P86Y4P87X0P97Y0P82Q0P107Q1P215Q2P216Q3P217Q4P218R0P99R1P220R2P221R3P222R4P223PP812
15、.1.3编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现阵列除法器的底层设计包括25个可控加法减法(CAS)模块，设计时这个模可控加法减法(CAS)模块由2个或门、3个异或门和4个与门逻辑组合成电路实现。可控加法减法(CAS)模块逻辑图如图2.3所示。图2.3 可控加法减法(CAS)单元逻辑图为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法减法(CAS) 芯片需要把它封装，可利用Xilinx foundation f3.1编译器中的如下步骤实现：Tools=Symbol Wizard=下一步。XIN、YIN、P
