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1、摘要本篇报告主要介绍了用EDA设计完成直接数字频率合成器DDS 的过程。该直接数字频率合成器输出的频率及相位均可控制，且能输 出正弦、余弦、三角波、锯齿波、方波五种波形，经过转换之后还能 在示波器上显示，在控制电路的作用下能实现保持、清零功能，另外 还能同时显示输出频率、相位控制字、频率控制字。本设计利用 QuartusII 5.0软件进行DDS的设计，最后下载到SmartSOPC实验系 统中进行硬件测试。AbstractThis report introduces the EDA design is completed with Direct Digital Synthesis DDS pr
2、ocess. The direct digital frequency synthesis of the output frequency and phase can control, and can output sine, cosine, triangle wave, sawtooth, square waveform five, after conversion after also displayed on the oscilloscope, in the role of the control circuit can be Implementation maintained clea
3、red function, and also shows the output frequency, phase control characters, frequency control word. This design uses DDS QuartusII 5.0 software design, the final download SmartSOPC experimental system hardware testing. .关键词EDA设计、直接数字频率合成器DDS、QuartusII 5.0软件、SmartSOPC 实验系统Key wordsEDA design,Direct
4、Digital Synthesizer DDS, QuartusII 5.0software,SmartSOPC experiment system目录摘要关键词第1篇 多直接数字频率合成器DDS设计要求说明11设计基本要求第3页1.2设计提高部分要求第3页第2篇 对整体电路工作原理的方案论证 第4页第3篇 各子模块设计原理说明31频率预置与调节电路第5页3.2相位累加器模块第5页3.3波形存储器模块第7页3.4相位调节器第9页3.5波形输出模块第9页3.6频率测定模块第10页3.7显示模块模块 第12页3.8开关功能说明第14页第4篇 调试、仿真、编程下载过程第14页第5篇实验总结5.1对本
5、设计的一些改进方案第15页5.2实验感想第15页参考文献第1篇 直接数字频率合成器DDS设计要求说明11设计基本要求1）利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；2）DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的ROM实现，ROM结构配置成4096x10类型；3）具体参数要求：频率控制字K取4位；基准频率fc=lMHz,由 实验板上的系统时钟分频得到；4）系统具有清零和使能的功能；5）利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模 拟信号，能够通过示波器观察到正弦波形；6）通过开关（实验箱上的Ki）输入DDS的频率和相位控
6、制字，并能 用示波器观察加以验证；1.2设计提高部分要求1）通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩 大频率控制和相位控制的范围（注意：按键后有消颤电路）；2）能够同时输出正余弦两路正交信号；3）在数码管上显示生成的波形频率；4）充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高 计算精度；5）设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形 发生器；第2篇 对整体电路工作原理的方案论证DDS即Direct Digital Synthesizer数字频率合成器，是一种基于全 数字技术，从相位概念出发直接合成所需波形的一种频率合成技术， 是一种新型的数字频率合成
7、技术。具有相对带宽大、频率转换时间短、 分辨力高、相位连续性好等优点，很容易实现频率、相位和幅度的数 控调制，广泛应用于通讯领域。2.1 DDS基本结构图图1.本设计DDS基本结构图2.2工作原理说明本设计DDS主要由频率预置电路、相位累加器、波形存储器、D/A转换器、低通滤波器组成。可通过频率控制字kf和相位控制字 k输出频率和相位均可调的正弦波、余弦波、三角波、锯齿波、方波。p输出频率f是对基准频率f的分频，其关系如下：f =(kf/2N)focofc在本设计中，N取12位，基准频率fc取1MHz，kf从0000( 0) 到1111( 15 ),所以输出频率从0到3840Hz。第3篇各子模
8、块原理说明31频率预置与调节电路本模块的主要功能是产生基准频率f、频率控制字kf、相位控制字k。cIpSmartSOPC实验箱提供的是48MHz的系统时钟，需要经过48分频得到基 准频率fc，48分频用一个模48计数器即可实现。具体电路如图2所示（参见原 理图文件 48counter74161.bdf）qDHANDSINIIN2% 1Id% 1INz；iUTIN4IJJ5叫q=5Hnstl图2模48计数器如图所示，用两片二进制加法计数器74161实现模48计数器，在74161时 钟输入端输入系统时钟48MHz，q5端输出的就是基准频频1MHz。频率控制字kf设计的是从0000到1111的四位二
9、进制数，但是为了与相位累 加器相匹配，kf需要定义成12位的二进制数。所以kf的高8为都要赋零，只需 要控制低四位。若直接用开关输入需要4个开关，而SmartSOPC实验箱提供的 只有8个开关，为了节省开关，本设计利用一个模16计数器来产生频率控制字 kf。计数频率采用1Hz，1秒钟计一次数，通过开关来控制使kf达到需要频率控 制字（参见原理图文件dds.bdf）同样，为了与加法器匹配，相位控制字也定义成了 12位的二进制数，为了 方便起见，k也设计了从0000到1111十六个状态，但是若加在低四位，当kpp 也从0000到0001时，相位只变化了 2n/2i2=n/2048，肉眼很难观测到，
10、从0000 到1111也之变化了 n/2048xl6=n/128，在示波器上很难看到。所以本设计将4位 相位控制字加在高四位，低八位赋零。这样从0000到1111，相位变化了 2n/2i2x27=n/16，在示波器上很容易看到的，从0000到1111相位变化了 n。3.2相位累加器模块c图3相位累加器结构图相位累加器在基准频率信号fc的控制下以频率控制字kf为步长进行累加运 算，产生所需要的频率控制数据。相位寄存器则在时钟的控制下把累加的结果作 为波形存储器ROM的地址，实现对波形存储器ROM的寻址。当累加器加满量 时就会产生一次溢出，完成一个周期性的动作。这个周期也就是DDS信号的一 个频率
11、周期。本设计相位累加器采用文本输入法VHDL语言设计，具体如下（参见VHDL 源文件 SUM4096.vhd）:-SUM4096.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM4096 ISPORT（K:IN STD_LOGIC_VECTOR（11 DOWNTO 0）;CLK:IN STD_LOGIC;EN: IN STD_LOGIC;RESET:IN STD_LOGIC;OUT1:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY
12、 SUM4096;ARCHITECTURE ART OF SUM4096 ISSIGNAL TEMP: STD_LOGIC_VECTOR(11 DOWNTO 0);BEGINPROCESS(CLK,EN,RESET)ISBEGINIF RESET=T THEN清零端为1时累加器清零TEMP=000000000000;ELSEIF CLKEVENT AND CLK=T THENIF EN=T THEN使能端EN为1时累加器正常工作TEMPv=TEMP+K; 时钟CLK上升沿到来时以kf为步长递增END IF;END IF;END IF;OUT1=TEMP; 将目前的累加结果保存并输出，下次上升沿
13、时实现累加END PROCESS;END ARCHITECTURE ART;以上程序不仅定义了累加器还添加了清零和使能功能。相位寄存器是与相位 累加器同步的寄存器，也是采用文本输入法VHDL语言设计，具体如下(参见 VHDL 源文件 REG1.vhd):-REG1.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG1 ISPORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY REG1;
14、ARCHITECTURE ART OF REG1 ISBEGINPROCESS(CLK) ISBEGINIF(CLKEVENT AND CLK=1 )THENQv=D;当时钟上升沿到来时输出相位累加器的结果END IF;END PROCESS;END ARCHITECTURE ART;相位寄存器的输出就是波形存储ROM的地址。3.3波形存储器模块用累加器的输出作为波形存储器的取样地址，进行波形的相位一幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。以正弦波形存储器sine_rom 为例，N (12 )位的寻址ROM相当于把02n的正弦信号离散成具有2N个样值 的序列，波形ROM有D( 1
15、0 )位数据位，所以设置2N个样值的sin值以D位二 进制数值固化在ROM中，这里设置D=10，所以ROM中的数据范围应该从0 到1023，但是正弦值只从-1到1，所以要对其进行量化，公式如下：存储数据=round(sin(nx2n/4096)x512+512其中，n为存储地址，范围是从0到4095o按照地址的不同可以输出相应相位的正弦信号的幅值。相位一幅度变换原理如图相位量化序列地波形存储器数12位址ROM据正弦幅度量化序列10位图4.相位-幅度变换原理图同理，余弦波ROM、锯齿波ROM、三角波ROM、方波ROM只需在ROM 里存储相应波形的幅度量化序列即可。1) 正弦ROM的存储数据表参见dds.mifo2) 余弦ROM的存储数据表与正弦ROM类似(参见cos.mif ):存储数据=round(cos(nx2n/4096)x5
