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1、南通职业大学加减可控一位计数器的设计班级：电子 124学号：120202407姓名：老师：薛继华一、设计任务：加减可控一位计数器的设计二、实验目的1学习 MAX-plus II 、Quartus 软件的基本使用方法；2掌握 VHDL 语言设计方法；3学习在 MAX-plus II 软件下原理图设计输入与使用 Quartus 软件仿真的方法；三、实验设备软件：MAX-plus II、Quartus 软件硬件： PC 机一台、仿真实验箱四、用 MAX-plus II 设计程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_
2、unsigned.all;entity cnt10 is port(clk,rst,en,control:in std_logic;CQ:out std_logic_vector(3 downto 0);COUT:out std_logic);end entity cnt10;architecture behv of cnt10 is beginprocess(clk,rst,en,control) variable CQI:std_logic_vector(3 downto 0); beginif rst=1 thenCQI:=(others=0);elsif clkevent and cl
3、k=1 thenif en=1 thenif control=1 thenif CQI0);end if;end if;if control=0 then if CQI0 then CQI:=CQI-1;else CQI:=1001;end if;end if;end if;end if;if CQI=9 thenCOUT=1;elseCOUT=0; end if;CQ=CQI;end process; end behv;五、输出波形(1)当控制端CONTROL取1时，输出波形如下:0533398853552SiH0HOHOHO HAHAHO HA HA6S53 129 189 IB&9 EB
4、H IO 55 J 3 2B I 7 I 6 . 50 PX6-irCDQQ0cninrijmQ0000CDcis Y7Y6Yr- CONTROLJ1r-JamsValuerfRST50*0.0ns1 -Ous 1.5us2 -Ours 2 5us 3 Ous 3 Sus 4 Ous 4.5us5 Qvs 5 5us 6 Ous 6 5us 7 Ous 7 5ua S.Ous 8qz der|gp2 2EMOZ 66Jd318a|3 Jj_lZ deddai3a|3 0|QZ 55Jresultl3 0u/ deftresull|3 0ii/ Jfsld就a3 QJ3 tTs|feuls3 0
5、|a-CLK2COUT(2)当控制端CONTROL取0时，输出波形如下:NameValueu*-RST0e-EN旷 cormoL0M-CLK0-sCOUT0CQH5H5/ G钿別越3 GH5Z di1da5aa3 0H5ii/ 55|result3 0H6qz dfrdresult3 0H6OZ derOjgcp2 2HO矽 _ffs|dsta3 0|H6ii/ ffs|resuH3 0H6六、使用 Quartus 软件进行仿真七、总结 1、在设计报告中不断加强对MAX-plus II软件使用的熟练程度2、在学习课本程序的基础上进行强化练习，加深对各种计数器 VHDL语言的理解，以求可以独立完成n位计数器的设计
