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1、内存的工作原理及时序介绍第一部分：工作原理DRAM 基本组成内存是由DRAM （动态随机存储器）芯片组成的。DRAM的内部结构可以说是PC芯片中最 简单的，是由许多重复的“单元”cell组成，每一个cell由一个电容和一个晶体管（一 般是N沟道MOSFET）构成，电容可储存1bit数据量，充放电后电荷的多少（电势高低）分 别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致 电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动 态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。而MOSFET则是内存地址内存中的cell按矩
2、阵形排列，每一行和每一列都会有一个对应的行地址线路(正规叫法叫做 word line)和列地址线路(正规叫法是bit line)，每个具体的cell就挂接在这样的行地址线 路和列地址线路上，对应一个唯一的行号和列号，把行号和列号组合在一起，就是内存的地 址。92100B02 319on52 1oa3C000卩69693069208900053C3C830100000000GO000000onono00onooooon2000000000 0000000000000OF010100on0000 000ononononoooononooon4000000000 00000000000 000000
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5、一个cell读取数据，首先要完成对这个cell的 寻址。寻址的过程，首先是将需要操作的 cell 的对应行地址信号和列地址信号输入行/列地 址缓冲器，然后先通过行解码器(Row Decoder)选择特定的行地址线路，以激活特定的行 地址。每一条行地址线路会与多条列地址线路和cell相连接，为了侦测列地址线路上微弱的 激活信号，还需要一个额外的感应放大器(Sense Amplifier)放大这个信号。当行激活之后, 列地址缓冲器中的列地址信号通过列解码器(Column Decoder)确定列地址，并被对应的感 应放大器通过连接10线路，这样cell就被激活，并可供读写操作，寻址完成。从行地址激
6、活，到找到列地址这段时间，就是tRCD。列地址信号（CM）务地址信号（疏0线路列地址缓冲器列解码器M矩阵Bwd Lint|iJtOttncD内存cell的基本操作内存中的cell可以分为3个基本操作，数据的储存、写入与读取。为了便于理解，我不打算 直接从电路控制上对cell操作进行说明，而是希望通过模型类比来达到说明问题的目的，如 有不严谨之处，高手勿怪。要对内存cell进行读写操作，首先要完成上述寻址过程，并且电 容的充电状态信号要被感应放大器感应到，并且放大，然后MOSFET打开，电容放电，产生 电势变化，把电荷输送到10线路，导致线路的电势也变化。当然，这只是个简单的描述， 以下我们先来
7、了解硅晶体中“电容”的结构和MOSFET的控制原理。硅晶体中的“电容”这里之所以“电容”两个字被打上引号，是因为硅晶体中并没有真正意义上的电容。硅晶体 中的电容是由两个对置的触发器组成的等效电容。例如两个非门（Nor Gate）用如下图的方 式对接。它可以通过周期性施加特定的输入信号，以把电荷保留在电路中，充当电容的作用。 如下图，两个非门的输入端R和S互相交替做0和1输入，就可以把电荷储存在电路中。整 个动态过程就是这样：而R和S的波形就是如下图所示，刚好互为反相，差半个周期:V要让电容放电，我们只需要把R和S同时输入1或者0即可。因此这种电容的逻辑关系很简 单：在同一时刻R和S输入状态不同
8、（即存在电势差）时，电容为充电状态；在同一时刻R 和 S 输入状态相同（即电势差为0）时，电容为放电状态。MOSFET的控制原理水库模型要说明这个MOSFET的控制原理，我们借助一个水库的模型来说明。MOSFET有三个极，分 别是源极（Source）、漏极（Drain）和栅极（Gate）。下图左边就是一个MOSFET的电路图， 右边是我们画出的一个水库模型。图中S为源极，D为漏极，G为栅极。S极连接着电容，D级连接列地址线路，并接到数据 10, G则是控制电荷流出的阀门，连接行地址线路。电容在充电后电势会改变，这样S极的 电势就会跟着改变，与D极形成电势差，而G极的电势，就决定了 S极有多少电
9、荷可以流 入D极。由于电子是带负电荷，因此电子越多电势就越低。为了不至于混淆概念，我们把 水池顶部电势定为0V,水池底部电势定为5V （仅举例说明，DRAM中的电容实际电压未必 是5V）。当电子数量越多时，电势越低，接近0V,电子数量越少时，电势越高，接近5V。用水库模型说明，就是左边的水池水量升高（电容充电后），当阀门关闭时，左边的水是不 会往右边流的。然后阀门打开（降低，电势升高），左边的水就可以往右边流，阀门的高度 就决定了有多少水能流去右边的水道（但是在数字电路中，M0SFET只有开和关两种状态， 因此下文提到的打开M0SFET就是全开）；同样道理如果右边水多，阀门打开之后也可以向 左
10、边流。因此在水库模型中，电容就充当了左边的水池，而M0SFET的栅极就充当了阀门， 列地址线路和10则充当了右边的水道。储存数据M0SFET栅极电势为0V时，电容的电荷不会流出，因此数据就可以保存我们可以用2.5V为 参考分界线，电容电势低于2.5V时，表示数据0,电势高于2.5V时，表示数据1。例如上 一楼水库模型的左图，电容中储存的电子数高于一半的高度，电势低于2.5V，因此可以表 示数据 0。但以上只是理论情况，实际上电容会自然漏电，电子数量会逐渐减少，电势就会 逐渐升高，当电势升高到2.5V以上时，数据就会出错，因此每隔一段时间必须打开M0SFET 往电容中充电，以保持电势，这就是刷新
11、。因此，数据的储存主要就是对电容中电势的保持 操作。写入数据数据写入的操作分为写入0 和写入1 两种情况。写入前，电容原有的情况可能是高电势与低电势的状态，我们不用管它。写入0和写入1对cell的操作不尽相同，我们分别来看。先来看写入 0 的操作。写入开始时， IO 线路上电势为 0（水道处于水位最高点）， MOSFET 栅极电势升高到5V（水库阀门降到最低），阀门打开，电容中的电势就跟着降低（水位升高）, 直到接近0V （水池被灌满），写入0完成，栅极电势降回0V,阀门关闭。再看写入1的操作。写入开始时，10线路上的电势为5V （水道水位为最低点），M0SFET栅 极电势升高到5V （水库阀
12、门降到最低），阀门打开，电容中的电势跟着升高（水流出并降低 水位）到接近5V，写入1完成，栅极电势回到0V,阀门关闭。读取数据读取的时候，对漏极的电压操作跟写入有些不同。因为水道中的水比水池中的多，或者说水 道的容量比水池要大得多。如果水道（漏极）的水为满或者空，在阀门打开的时候很容易出 现水道的水倒灌进水池的现象，或是水池的水全部流去水道，这样就有可能导致电容中的电 势状态改变，电容对应储存的0或者1也会改变。所以读取数据的时候，10线路的电压应 为 1/2 的满电势，即 2.5V。读取也同样分读取0和1两种情况。在读取之前，电容中的电势应该是大于或者小于2.5V的，分别代表存储了 1和0。
13、由于刷新机制的存在，应该不会允许出现等于2.5V的情况。首先看读取0操作。电容中为低电势（假设为0V,水池为高水位），IO线路上电势升高至 2.5V（这时水道水位比水池低），MOSFET栅极电势升高到5V （水库阀门降到最低），阀门打 开，电容中电势升高（水位降低），但由于水道容量较大，因此水位不会升高太多，但是总 归也会有个电势的变低，最终电容与IO线路上的电势都变成0-2.5V的一个中间值，并且接 近2.5V （假设为2.3V）。这时候感应放大器检测到10线路上电势低于2.5V，因此识别出0再看读取1操作。电容中为高电势（假设为5V,水池空），IO线路上电势升高至2.5V （这 时候水道水
14、位比水池高），MOSFET栅极电势升高到5V （水库阀门降到最低），阀门打开，电 容中电势降低（水位升高），但由于水道容量较大，水位不会降低太多，不过多少也会降低 一点（电势会升高），假设升高到2.7V。这时候感应放大器检测到I0线路的电势高于2.5V， 识别出 1 读出。以上讲述的只是从cell到内存10线路的读写操作，至于CPU-IMC-内存的读写操作，不在本 文讨论范围。第二部分：时序介绍时序及相关概念以下我把时序分为两部分，只是为了下文介绍起来作为归类，非官方分类方法。 第一时序：CL-tRCD-tRP-tRAS-CR,就是我们常说的5个主要时序。第二时序：（包含所有XMP时序）在讲时序之前，我想先让大家明白一些概念。内存时钟信号是方波，DDR内存在时钟信号上 升和下降时各进行一次数据传输，所以会有等效两倍传输率的关系。例如DDR3-1333的实 际工作频率是666.7MHz,每秒传输数据666.7*2=1333百万次，即1333MT/S,也就是我们说 的等效频率1333MHz，再由每条内存位宽是64bit，那么它的带宽就是：1333MT/s*64bit（8bit是一字节）=10
