《八位七段数码管动态显示电路设计方案》由会员分享，可在线阅读，更多相关《八位七段数码管动态显示电路设计方案（24页珍藏版）》请在金锄头文库上搜索。
1、八位七段数码管动态显示电路的设计七段显示器介绍七段显示器，在许多产品或场合上经常可见。其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示 09数字及英文数 A、b、C、d、E、F。目前常用的七段显示器通 常附有小数点，如此使其得以显示阿拉伯数之小数点部份。七段显示器的脚位和线路图如下图4.1 所示（其第一支接脚位于俯视图之左上角）。4.8G的)计f |* ! !dl 10(.043)prBocoal)图4.1、七段显示器俯视图由于发光二极管只有在顺向偏压的时候才会发光。因此，七段显示器依其结构不同的应用需
2、求，区分为低电位动作与高电位动作的两种型态的组件，另一种常见的说法则是共阳极（低电位动作）与共阴极（高电位动作）七段显示器，如下图 4.2所示。（共阳极）图4.2、共阳极（低电位动作）与共阴极（高电位动作）Si nk要如何使七段显示器发光呢？对于共阴极规格的七段显示器来说，必须使用Current方式，亦即是共同接脚COM为VCC，并由Cyclone II FPGA使接脚成为高电位，进而使外部电源将流经七段显示器，再流入Cyclone II FPGA的一种方式本实验平台之七段显示器模块接线图如下图4.5所示。此平台配置了八组共阳极之七段显示器，亦即是每一组七段显示器之COM接脚，均接连至 VCC
3、电源。而每一段发光二极管，其脚位亦均与 Cyclone II FPGA接连。四位一体的七段数码管在单个静态数码管的基础 上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。图4.5、七段显示器模块接线图Ell:IIPQ口毙lr-ncv 口廖二pc-l口 0_畐翌 IHnglnM豐InlolJT 口盘lr-lSI3_YOYl_Br3HY5丽_Y7ItII1 III” III*IIgIIIII门l门11门11 ii丨i丨丨11丨丨丨i丨BG1G2A2E7SEG.SELL27
4、SEGhuSEL23VCCfl45a b c i * f g ipibcdftfgdpddfa t抚BlnlaIn冲旳IF-尸O OIJ o 虚Q Q Q 亦 亦 亦 知GHD GHD GHD GNDIbudcr 口4止阿 AECIEKJa:旳 C Llgu严Irh胃 口1 IHn严触z 一GID七段显示器之常见应用如下可作为与数值显示相关之设计。 电子时钟应用显示 倒数定时器秒表计数器、定时器算数运算之数值显示器二七段显示器显示原理七段显示器可用来显示单一的十进制或十六进制的数字，它是由八个发光二极管所构成的（每一个二极管依位置不同而赋予不同的名称，请参见图4.1 ）。我们可以简单的说，要产
5、生数字，便是点亮特定数据的发光二极管。例如要产生数字0，须只点亮A、B、C、D、E、F等节段的发光二极管；要产生数字5，则须点亮A、C、D、F、G等节段发光二极管，以此类推，参见图 4.6。因此，以共阳极七段显示器而言，要产生数字0，必须控制Cyclone II FPGA芯片接连至A、B、C、D、E、F等接脚呈现低电位”，使电路形成通路状 态。表4.1则为共阳极七段显示器显示之数字编码。B. BB. B B B 8 B. 8 8图4.6、七段显示器显示阿拉伯数字表4.1、共阳极七段显示器显示数字编码资料DPGFEDCBA16进制011000000C0111111001F9210100100A4
6、310110000B0410011001995100100109261000001082711111000F881000000080本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1KHZ作为扫描时钟，用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与FPGA勺接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。数码管显示模块的电路原理如图4-2所示,FPGA74HC245a b cd ef 9dpa _a a a忖 & 彳口dp dp dp dp G
7、ND GND GND GNDa b c def g即a _aa甘”f囱彳门fMbdp dp dp dpgnd gnd gnd gnd74LS138图4-2 数字时钟信号模块电路原理三实验步骤（本实验用VHDL文本语言实现八位七段数码管动态显示，当然也可用Quartus的图形输入法实现八位七段数码管动态显示）1.下面我们建立一个八位七段数码管动态显示的VHDL工程1）选择开始 程序 Altera QuartusII5.1 ，运行QUARTUSII软件。或者双击桌 面上的QUARTUSII的图标运行 QUARTUSI软件，出现如图1-3所示。图1-3 QUARTUSII软件运行界面2）选择软件中的
8、菜单 File New Project Wizard，新建一个工程。如图1-4所示。图1-4新建工程对话框3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框如图1-5所示。第一个输入框为工程目录输入框，用户可以输入如 后，所有的生成文件将放入这个工作目录。 为顶层实体名称输入框。用户可以设定如e:/eda等工作路径来设定工程的目录，设定好 第二个输入框为工程名称输入框，第三个输入框EXP1, 般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定工程名和顶层文件名。注：本处的顶层文件名必须和程序的实体名一致，否则编译会出错。图1-5指定工程名称及工作目录NEXT进行器件
9、选择对话4）点击NEXT进入下一个设定对话框，按默认选项直接点击框。如图1-6所示。这里我们以选用Cyclonell系列芯片EP2C35F672C8为例进行介绍。用户可以根据使用的不同芯片来进行设定。图1-6器件选择界面首先在对话框的左上方的Family下拉菜单中选取Cyclonell ，在中间右边的Speedgrade下拉菜单中选取 8,在左下方的Available devices框中选取EP2C35F672C8点击NEXT 完成器件的选取，进入EDA TOOL设定界面如图1-7所示。Bfev Pro j ect Vizard: EDA Tool Set ing? page 4 of 5Sp
10、eoly the other EDA tooh - in addition to the Quarfius： II wftware - used with Hie profect.两 DA design/ !3mthe.3?.lQ,Qk!| Design Compiletl Run Hws tool automatically &口 spnffhesize Hie cl designrent两 EDA imuladcn tool：| Models im fVHDL)1 Run Gate Level Sinnulation automatically after compiaiion两 EDA
11、tirnmglook| R(wne 1 ime /HDLI Run Uks tod automatically after ccimpilartranC Bs.i= kHex I、Fiiti sh5）按默认选项，点击 Next出现新建工程以前所有的设定信息，如图1-8所示，点击Finish完成新建工程的建立。图1-8新建工程信息2、建立VHDL设计文件1）在创建好设计工程后，选择 File NEW菜单，出现图1-9所示的新建设计文件类 型选择窗口。这里我们以建立VHDL设计文件为例进行说明。图1-9新建设计文件选择窗口2）在New对话框（图1-9）中选择 Device Design Files
12、页下的VHDL File，点击 OK按钮，打开图形编辑器对话框，如图1-10所示。图中标明了常用的每个按钮的功能3）在文本编辑器中输入如下 VHDL程序:库函数library ieee;use ieee.std _lo gic_1164.all;-定义了 std_logic数据类型及相应运算use ieee.std_logic_arith.all;-定义了 signed和unsigned数据类型、相应运算和相关类型转换函数use ieee.std_logic_ un sig ned.all;-定义了一些函数，可以使std_logic_vector型被当作符号数或无符号数一样进行运算F面是构造实
13、体en tity exp4 is -exp4为实体名port( clk : in std_logic;定义动态扫描时钟信号key : in std_logic_vector(3 dow nto 0);定义四位输入信定义七位输出信定义八位数码管ledag : out std_logic_vector(6 dow nto 0);-号del : out std_logic_vector(2 dow nto 0)-位置显示信号);end exp4;- 结束实体architecture whbkrc of exp4 is -whbkrc为结构体名begin - 以begin为标志开始结构体的描述process(clk)-进程，clk变化时启动进程variable dount : std_logic_vector(2 dow nto 0);-变量，计数beg
