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1、IPTM Magma,FineSimTM工具对模拟IP设计的支撑 摘要:电路模拟仿真是模拟IP设计过程中最为耗时的步骤,尤其对于锁相环IP,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环IP,要求共享数字部分的电源网络且含有较宽的工作频率。该设计指标对电路的模拟验证工作带来巨大的挑战,需要模拟验证的工艺角和工作条件的组合多达近百种,传统的Spice方法不可能在可接收的设计周期内完成模拟验证工作。Magma企业的FineSim工具在确保全Spice精度的情况下,基于大规模并行计算平台,使用多线程/多进程的方法加速电路模拟验证的过程,多机条件下加速比超出了3。该锁相环IP在
2、m CMOS工艺线上进行了搭载试验,实测结果表明该锁相环完全满足了设计要求。关键字:电路模拟;模拟IP;锁相环;并行SPICE;FineSim1引言基于环形振荡器的锁相环结构简单,和主流的CMOS工艺兼容,在模拟/数模混合集成电路领域含有广泛的应用。嵌入式微处理器芯片对PLL电路提出了很高的要求。在某型嵌入式微处理器中,针对不一样的应用需求,要求PLL输出的时钟信号覆盖数十直至吉赫兹的范围,含有较低的抖动和功耗开销,详细的性能要求如表1所表示。为了减弱数字电路开关噪声的影响,集成于大规模集成电路中的PLL通常采取独立供电的方法,而且往往采取双电源供电来分离PLL关键电路中数字部分和模拟部分的耦
3、合噪声。不过,独立双电源供电对于PLL的集成应用来说却是一个不大不小的麻烦。在很多嵌入式应用领域,芯片的封装管脚是较为担心的资源,独立双电源供电无疑会造成较大的成本劣势。本文包括的这款嵌入式微处理器也不例外,封装管脚无法为PLL电路分配独立的供电通路,所以要求PLL电路能够共享数字部分的电源系统。对设计指标和应用需求的分析来看,共享电源系统和宽频率范围是本文设计的PLL的基础需求,研究的关键关键针对这两个方面展开。文章的第二部分关键论述了针对共享单电源和宽频工作范围的设计,并在第三部分介绍了模拟仿真过程中的问题和处理方法,最终第四部分进行了总结。2使用单电源对称负载PLL的结构共享电源系统最直
4、接的问题就是电源噪声的隔离和抑制。通常,数字电路的开关噪声会经过电源耦合、衬底耦合等方法对模拟IP产生极大的干扰,在常见的电路中为了减弱这种干扰,需要对模拟部分采取包含分离供电、EMI隔离、深槽隔离、多环境保护护在内的多个隔离方法,以衰减噪声信号的功率。通常的,PLL电路直接共享数字电路的电源系统往往会带来灾难性的影响。为了隔离数字系统的电源噪声,同时满足该型嵌入式微处理器芯片对PLL的设计需求,本文研究提出了一个“LDO+PLL”的构架,图1所表示。总体构架上PLL由两部分组成,低压降稳压电路经过全芯片的IO电源向PLL关键电路提供 V的工作电源,并进行电源滤波,隔离数字部分的电源噪声;PL
5、L关键电路图1中下半部分所表示,电路采取对称负载式差分结构。LDO供电电路LDO作为供电方案中的一个,含有输入电压范围宽、输出纹波小、结构简单、面积开销小、高电源抑制比、低噪声等优点。经典的LDO的结构框图见图2,电路由参考基准电压源、放大器、输出调整管、反馈网络,和过温/欠压保护电路组成。反馈网络采样负载端的供电电压,并形成反馈电压信号,运算放大器OPA求取来自反馈网络的采样电压和基准电压源的电压信号的差值,并放大该差值并作为功率MOS管的控制信号,以此形成闭环控制系统。m CMOS工艺要求数字电路部分采取 V和 V两种电源进行供电,内核电路使用 V电源,IO电路使用 V电源。就内核 V电源
6、来讲,和PLL环路所需要的 V电源之间缺乏足够的电压裕度,不适合作为LDO的输入电源,所以LDO采取数字部分的 V电源作为输入电源。基准电压源是LDO中最关键的部件之一,带隙基准是一个和CMOS工艺含有很好兼容性的基准结构。PN结的结电势和温度成反百分比关系,而工作在不一样集电极电流密度下的三极管的发射结电压之差和温度成正百分比关系,BGR正是利用这两种电压相互赔偿,产生和温度和电源电压无关的参考基准1。图3给出了本设计中使用的带隙基准的电路结构,利用运算放大器输入“虚短”的原理,求取三极管对Q0,Q1和Q2,Q3发射结电压之差,同时确保全部的三极管工作在相同的电流下,该电流为和温度成正比的电
7、流。依据前文的原理,三极管Q4的发射结电压和温度成反比,所以经过赔偿后能够产生和温度无关的基准输出VREF2。前馈噪声和负载噪声问题是LDO设计中需要慎重对待的。图4是模拟过程中采集到的PLL电源线上的噪声波形。前馈噪声于数字电路的开关噪声,而PLL本身振荡过程中的电流改变一样会对电源网络产生上行噪声。图4中可见,数字电路的周期性开关形成的瞬时电源-地通路造成了电源网络上的低频噪声,而PLL振荡过程中的工作电流的改变形成了电源网络上的高频噪声,这两种噪声的叠加使得电源网络上出现了图4所表示的噪声波形。不管是对于前馈噪声还是对于负载反馈噪声,对噪声的响应能力实质上反应了LDO电路的瞬态响应能力,
8、从这个意义上讲,单电源PLL对LDO的TR性能提出了很高的要求。图2中包含滤波电容CL在内的反馈网络是确保LDO输出的主要部分,其中CL能够在一定程度上减小LDO输出的纹波。但反馈网络同时也是限制TR性能的一个原因。对于片内集成的LDO而言,滤波电容CL的容值不会很大,所以在确保不发生振荡的前提下,能够采取较小的滤波电容,并使用单位反馈。除此之外,下列多个相关LDO的性能参数也是必需要加以考虑的,关键包含: 输出电压和负载电流,这是LDO电路的基础参数,结合PLL关键电路的要求,最大负载电流小于30 mA,输出电压 V; LDO本身的功耗,除了调整压降在功率MOS管上的功耗开销之外,LDO的其
9、它电路全部会产生功耗,相对于分立组件的LDO而言,片上集成的专供PLL环路使用的LDO本身的负载和功耗开销全部处于较低的范围内,所以LDO电路其它部分的开销就需要被有效的控制。对称负载结构的宽带PLL图1中的PLL环路是一个经典的二阶环路。以环形振荡器RO为基础的压控振荡器在偏置电压的作用下能够产生高频振荡;鉴频鉴相器比较参考时钟CLK_IN和反馈时钟BACK_CLK的频率/相位差,并控制两个电荷泵的控制信号;环路滤波器对电荷泵的输出积分形成控制电压Vctrf;偏置电路BIAS将控制电压Vctrf转换为差分VCO的控制电压Vbn和Vbp。本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版
10、全文图5是该PLL中采取的VCO延迟链和延迟单元的结构框图3。VCO采取四级延迟单元形式,每一级相位延迟为45。宽带PLL是一个经典的三阶二类电荷泵PLL,在满足稳定性限制的前提下,能够利用阶模型进行计算。PLL必需满足一定的限制条件才能成为一个可靠的反馈系统,其中包含稳定性限制和过载限制,即环路增益K必需小于输入参考频率i一定的因子,其中K=KR。而这个因子依据不一样的输入参考频率i,不一样的电容比b,不一样的零点频率=1/=又有所不一样,所以必需考虑一定的设计余量。经过降阶简化的三阶二类锁相环的传输函数及阻尼因子、环路带宽的公式如1、2和3所表示。H=N1= 2?灼=3结合图1,优先确保最
11、关键频点的性能是PLL环路参数设计的基础标准。依据设计需求,这个范围是300 MHz 800 MHz左右。因为该结构的环路特征和环路分频比含有弱相关性,优先考虑最常见分频因子的数值,习惯上该值取为N=10。在对抖动性能的考察上,将关键考虑以下多个频点的情况,包含20 MHz, MHz,50 MHz, MHz,80 MHz,100 MHz。这个频率范围基础覆盖了从50 MHz到1 GHz的应用。下面先依据输入参考频率 MHz,环路分频比为10的单点条件计算电路参数值。其中,环路带宽K在考虑稳定性和高阶极点的影响后选择K/i =1/20;考虑边界分频因子会恶化相位裕度,增加2030%的设计冗余,相
12、位裕度选择PM =60,该条件下的电荷泵电流选择Icp=175uA,VCO采取四级差分环振结构,对VCO实测的增益为:K=22e9 radsV4经验数据表明,版图后仿真的输出频率的结果通常要降低二分之一左右。依据上面这些参数和相位裕度最大法,能够计算全部其它电路参数,该条件下的全部参数见表2。深入地,能够依据阻尼因子的表示式3计算阻尼因子如式5。?灼=1 5采取二极管连接方法的PMOS管实现的有源电阻的阻值能够对电荷泵电流改变做出响应,从而实现阻尼因子的稳定,所以能够选取有源电阻的方法实现环路电阻。不过需要注意的是通常所使用的MOS电流一阶分析公式是基于长沟道器件的简化数学模型,而短沟道晶体管
13、受限于速度饱和效应,其特征和长沟器件含有很大的不一样。简而言之,速度饱和效应就是指载流子的迁移率达成了饱和,所以通常短沟器件的计算电流值将小于实际值,图6对比了长沟道器件和短沟道器件的电流情况。所以,在依据电阻求解可变MOS电阻时,考虑短沟道效应,电荷泵的电流值需要合适放大,取Icp=2175A=350A,公式6给出了尺寸的计算值。R=326PLL的手工分析是进行PLL设计的基础,经过上述的分析计算能够取得进行PLL设计的初始迭代参数,但准确的参数需要经过仿真模拟过程的重复迭代来取得。3设计模拟的过程和FineSim工具和数字IC的设计不一样,模拟验证工作是模拟IP设计中最为关键的阶段,同时也
14、是耗时最长的一个步骤。前文所知,该PLL是一款宽带的PLL,含有很大的参考时钟范围和输出时钟范围,而且含有132倍的可配置倍频因子,模拟验证时必需考虑不一样工艺角、工艺条件、输入激励和倍频配置的组合情况。图7描述了本款PLL模拟条件的组合,其中T表示仿真温度,P表示器件的工艺角,V表示电源电压,F表示参考时钟频率。状态归并以后,经过统计本文设计的PLL需要在15种输入参考、20种倍频因子、5种工艺条件、4种温度条件、和3种电源电压条件下进行模拟验证,而一次配置下的瞬态分析往往需要数天的计算,这无疑是极端庞大的工作量,耗时也相当长。一样地,和数字IC的设计不一样,模拟IP设计过程中尤其重视晶体管
15、级电路模型对物理世界的还原程度,所以模拟精度是必需要慎重选择的。高精度的模拟无疑能愈加正确的反应电路的物理特征,但同时也会造成计算量过大,模拟时间过长,而模拟精度过低则失去了模拟工作的意义。对于本文设计的PLL而言,仅一个工作条件下的SPICE模拟就可能花费数天的时间,较为全方面地覆盖PVTF的模拟验证需要完成巨大模拟验证工作量,所以选择一款快速、高效、高精度的仿真工具对于模拟验证工作是十分有必须的。在众多的高精度的SPICE模拟器中,Magma企业的Finesim工具较为适合本文PLL的设计需求。FineSim能够将传统的SPICE模拟计算过程并行加速,能够在多CPU或网络计算环境下实现高并行度的高速大规模计算,并能够在确保全SPICE精度。正是因为这种加速能力,本文的PLL设计过程中选择了FineSim工具,实测多机条件下加速比超出3。表3描述了少部分模拟方案,其中考虑了不一样的参考频率,不一样分频因子,不一样工艺角和模拟温度,同时进行了带寄生参数的网表的Magma FineSim和HSPICE模拟对比,模拟精度均为1 ps,FineSim精度设置为SPICE3,FineSim基于224的双C
