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1、时序逻辑电路设计实验实验报告学生姓名：李旭文超周班级学号：1138033 1138019指导老师：潘秀琴实验报告内容一、实验名称：时序逻辑电路设计实验二、实验学时：5学时三、实验目的：1、初步掌握用Verilog HDL语言设计时序逻辑电路的基本思路和方法，并对同 步二进制加法计数器、加减可控计数器、任意进制计数器（以60进制计数器为例） 等进行逻辑电路设计和功能仿真。2、初步学习分析分频电路设计的思路，并进行功能仿真。（选做）四、实验内容1、假设现有同步十进制加法计数器（出了具有数据输入、时钟控制、状态输出 之外，还具有异步清零、同步置数功能），用Verilog HDL设计二十九进制计数 器
2、，并进行功能仿真。2、用同步二进制加法计数器设计一分频电路，并进行功能仿真，分析经过分频 后所得到信号频率和输入时钟信号频率之间的关系。在此基础上进一步分析输入 信号为8MHZ时，要想得到2分频、4分频输出信号的设计该如何实现给出具体实现 方法（选作）五、实验原理计数器是最常用的时序逻辑电路，从计算机的微处理器地址发生器到频率 计都需要用到计数器。常见计数器有加法计数器和减法计数器。加法计数器时根 据二进制加法原理，每来一个脉冲计数值加1；减法计数器根据二进制减法原理 每来一个脉冲计数器值减1。同一计数器兼具有加法和减法功能，成为加减可控 计数器或可逆计数器。任意进制计数器设计是完成用现有进制
3、计数构成所需要容量的计数器设计 任务，其实现方法有置零法、置数法，并行进位和串行进位法，具体实现原理参 见本课程第六章相关内容。六、实验步骤1、实验前准备（预习）（1）认真阅读实验目的、内容及要求，清楚本实验要干什么（2）根据要求复习及查阅相关学习资料，整理完成本实验任务的基本思路（3）设计完成本实验的实现方案2、编程、调试及功能实现（1）逻辑功能代码编写：根据确定的实现方案，在软硬件实验环境下，用 VerilogHDl语言进行可编程逻辑电路功能设计，完成程序代码编写。（2）逻辑功能检查:认真分析所编写代码是否能够实现实验任务所要求的功能，如果有不符合的地方，对代码逻辑电路功能描述进行修改，确
4、认正确进入下一 -LB 步。（3）编译并进行代码修改和完善：对编写完成的代码进行编译，并对编译过程 中出现的错误进行语法修改，直至编译完全通过。（4）功能仿真：建立波形文件，对所涉及时序电路进行功能仿真，认真分析时 序所描述的功能与所要求的功能是否符合，如果不符合重复本部分（2）规定的 内容或者程序中变量端口模块的定义应用是否正确等内容，直至功能仿真完全 正确。七、实验结果:29进制计数器印 |counter_29日|肉#尊昭町|A y w匕1停胞1皇1Iqbq counter_29.v| 辱 Compilation Report - Flow Summary1包counter_29.vwfm
5、odule CQunter_29 (clkr rr coutlf cout2, cinl f cin2f ldf c); /ciri输入, uout输出 input clkf r, Id; /r清零亍Id同步预置input 3:0cinlf cin2;output 3:0cout1fcout2;output 进位输出reg 3:0coutlf cout2;reg c;always(posedge elkif (r coutlf cout：2f c ;else if(Id coutlf cout2,c=(cinlf cin2f1bOJ;else if (coutl=9 & CQUt2=2 cou
6、tlf cout2f c=4 bOOOO, 4 b0000f 1 blelse if (c=l bl) coutlf c=coutl|l-lf 1 bO;else if (cout：l=4 blOOl ( coutl f cout 2 4 bOOOO, cout：2+l;else coutl=CQUtl+l;endmoduleH：inie：dlue at27.5 ns1U.U Uh.U. U llhJU. U llhtU. U 11sJU. U IL、27. 5 ns4cB0cinlB0111cinl0B1cinltlB1cinl2B1cinl3B0国cir2B0111cin2l：lB1cir
7、2lB1cir22B1cir23B0elkB1田coutlB1000cout. . .B0cout. . .B0cout. . .B0cout. . .B1+1c out2B0010cout. . .B0cout. . .B1cout. . .B0cout. . .B01.1B0rB0_nmnnnnnnmnnmnnnnnnmnnATmnnmnnnnnnmnnmnnnRCWCXWWXXWOOWCWXOWMXWWXWWCCOWMXWWCWWMXWWXWOXXWWC_nmnnnnnnmnnmnnnnnnmnnATmnnmnnnnnnmnnmnnnR_nmnnnnnnmnnmnnnnnnmnnATHn
8、nnmnnnnnnmnnmnnnRoooo)C00010010)C分频器：文本输入敝 fenpinqi.v*| 瓣 Compilation Report - Flow Summary 包 fenpinqi.vwf 瓣 SimulationF/c.k为辕入时若L rmt为复位1言号；c【k_crjit为输I分须时电中；日iWJic.为分领数目*笏少分频就把ciiWJir.赋多少值/ module f enpinqi (clkf r, baud._count; parameter div_num=8; input elk,r; output 3:0 ba.ud_cowit; reg 3:0 bau
9、d_conint; always (pasedge elk) begin if (r begin baLud_countaud_count=div_nuia-1J begin iaLUd_count=0; end 19 else begin baud_count=baud_count +1 ;| end end end endmodule波形图Simulation WaveformsSimulati on mode ： Fuiict i otl：=i1Master Time Bar:ly.325 ns+1 baud.baud.baud.baud._Z19.325 ns| Puinter:0 p
10、sInterval:Vidlue at19.33 nsB 0010b and cuurLt 3 D八、心得体会更加熟悉掌握用Verilog HDL语言设计时序逻辑电路的基本思路和方法并 初步学习分析分频电路设计的思路和进行功能仿真。九、附录： 程序代码1. 二十九进制module counter_29(clk,r,cout1,cout2,cin1,cin2,ld,c);/cin 输入，cout 输出input clk,r,ld;/r 清零，ld 同步预置input 3:0cin1,cin2;output 3:0cout1,cout2;output c;/进位输出reg 3:0cout1,cou
11、t2;reg c;always(posedge clk)if(r) cout1,cout2,c=4b0000,4b0000,Tb0;else if(ld) cout1,cout2,c=cin1,cin2,1b0;else if(cout1=9 & cout2=2) cout1,cout2,c=4b0000,4b0000,1b1;else if(c=1b1) cout1,c=cout1+1,1b0;else if(cout1=4b1001)cout1,cout2=4b0000,cout2+1;else cout1=cout1+1;endmodule2. 分频器：/clk为输入时钟，rst为复位信
12、号，clk_out为输出分频时钟，div_num为分频数 目，多少分频就把div_num赋多少值。module fenpinqi(clk,r,baud_count);parameter div_num=8;input clk,r;output 3:0 baud_count;reg 3:0 baud_count;always (posedge clk)beginif (r)beginbaud_count=0;endelsebeginif (baud_count=div_num-1)beginbaud_count=0;endelsebeginbaud_count=baud_count+1;endendendendmodule
