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1、wordVHDL程序填空题(一) 在下面横线上填上合适的VHDL关键词，完成2选1多路选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; 1 MUX21 ISPORT(SEL:IN STD_LOGIC; A,B:IN STD_LOGIC; Q: OUT STD_LOGIC );END MUX21; 2 BHV OF MUX21 ISBEGINQ=A WHEN SEL=1 ELSE B;END BHV;(二) 在下面横线上填上合适的语句，完成BCD-7段LED显示译码器的设计。LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164
2、.ALL; ENTITY BCD_7SEG ISPORT( BCD_LED : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LEDSEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END BCD_7SEG;ARCHITECTURE BEHAVIOR OF BCD_7SEG IS BEGIN PROCESS(BCD_LED) 3 IF BCD_LED=0000 THEN LEDSEG=0111111;ELSIF BCD_LED=0001 THEN LEDSEG=0000110;ELSIF BCD_LED=0010 THEN LEDSEG= 4 ;
3、ELSIF BCD_LED=0011 THEN LEDSEG=1001111;ELSIF BCD_LED=0100 THEN LEDSEG=1100110;ELSIF BCD_LED=0101 THEN LEDSEG=1101101;ELSIF BCD_LED=0110 THEN LEDSEG=1111101;ELSIF BCD_LED=0111 THEN LEDSEG=0000111;ELSIF BCD_LED=1000 THEN LEDSEG=1111111;ELSIF BCD_LED=1001 THENLEDSEG=1101111;ELSE LEDSEG= 5 ;END IF; END
4、PROCESS; END BEHAVIOR;(三) 在下面横线上填上合适的语句，完成数据选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX16 ISPORT( D0, D1, D2, D3: IN STD_LOGIC_VECTOR(15 DOWNTO 0);SEL: IN STD_LOGIC_VECTOR( 6 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END;ARCHITECTURE ONE OF MUX16 ISBEGINWITH 7 SELECTY = D0 WHEN 0
5、0,D1 WHEN 01,D2 WHEN 10,D3 WHEN 8 ;END;(四) 在下面横线上填上合适的语句，完成JK触发器的设计。说明：设计一个异步复位/置位JK触发器，其真值表如下：INPUTOUTPUTPSETCLRCLKJKQ01XXX110XXX000XXX不定11上升沿01011上升沿10111上升沿11翻转11上升沿00保持LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JKFF1 ISPORT (PSET,CLR,CLK,J,K: IN STD_LOGIC; Q: OUT STD_LOGIC);END JKFF1;ARCHIT
6、ECTURE MAXPLD OF JKFF1 ISSIGNAL TEMP:STD_LOGIC;BEGINPROCESS(PSET,CLR,CLK)BEGINIF (PSET=0AND CLR=1 ) THEN TEMP=1;ELSIF (PSET=1AND CLR=0 ) THEN TEMP=0;ELSIF (PSET=0AND CLR=0 ) THEN NULL; 9 (CLKEVENT AND CLK=1) THEN 10 (J=0 AND K=0) THEN TEMP=TEMP;ELSIF (J=0 AND K=1) THEN TEMP=0;ELSIF (J=1 AND K=0) THE
7、NTEMP=1;ELSIF (J=1 AND K=1) THEN TEMP= 11 ;END IF; END IF; END PROCESS; Q=TEMP;END ;(五) 在下面横线上填上合适的语句，完成计数器的设计。说明：设电路的控制端均为高电平有效，时钟端CLK,电路的预置数据输入端为4位D，计数输出端也为4位Q，带同步始能EN、异步复位CLR和预置控制LD的六进制减法计数器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTI
8、TY T6 ISPORT(EN,CLR,LD,CLK:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END T6;ARCHITECTURE BEHA OF T6 ISSIGNAL QTEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,LD)BEGINIF CLR=1 THEN QTEMP=0000; -CLR=1清零ELSIF (CLKEVENT AND CLK=1) THEN -判断是否上升沿IF LD=1 THE
9、NQTEMP= 12 ; -判断是否置位ELSIF EN=1 THEN -判断是否允许计数 IF QTEMP=0000 THEN QTEMP= 13 ;-等于0，计数值置5 ELSE QTEMP= 14 ; -否则，计数值减1END IF; END IF;END IF;Q=QTEMP;END PROCESS; END BEHA;(六) 在下面横线上填上合适的语句，完成状态机的设计。说明：设计一个双进程状态机，状态0时如果输入”10”则转为下一状态，否则输出”1001”； 状态1时如果输入”11”则转为下一状态，否则输出”0101”；状态2时如果输入”01”则转为下一状态，否则输出”1100”；
10、 状态3时如果输入”00”则转为状态0，否则输出”0010”。复位时为状态0。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MOORE1 ISPORT (DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK, RST:IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE ONE OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST
11、3);-定义4个状态SIGNAL CST, NST: ST_TYPE;-定义两个信号（现态和次态）SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN REG: PROCESS(CLK, RST)-主控时序进程BEGIN IF RST=1 THEN CST= 15 ; -异步复位为状态0ELSIF CLKEVENT AND CLK=1 THEN CST IF DATAIN=10 THEN NST=ST1;ELSE NST=ST0; Q1 IF DATAIN=11 THEN NST=ST2;ELSE NST=ST1; Q1 IF DATAIN=01 THEN
12、NST=ST3; ELSE NST=ST2; Q1 IF DATAIN=00 THEN NST=ST0; ELSE NST=ST3; Q1=0010; END IF; 17 ;END PROCESS;Q=Q1;END;(七) 在下面横线上填上合适的语句，完成减法器的设计。由两个1位的半减器组成一个1位的全减器-1位半减器的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_SUB IS PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC); END HALF_SUB;ARCHITECTURE ART OF HALF_SUB ISBEGINCOUT= 18 ; -借位DIFF= 19 ; -差END ;-1位全减器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FALF_SUB IS PORT(A,B,CIN: IN STD_LOGIC; DIFF
