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1、南京大学毕 业 论 文（设 计）作 者:百晓文生学 号：系 部:专 业:电子信息科学与技术（方 向）:题 目:多功能数字钟指导老师王怀登讲师/硕士提交日期2014年5月12日南京大学 毕业论文(设计)摘 要近年来，科学技术发展飞速，人们的生活质量也不断提高。传统的时钟已经无法满足现代人的生活要求。多功能数字钟无论在形态还是在性能上都改变了原有的风格。本次设计基于原始的数字钟，在此基础上增加了诸项功能。不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。于Qua
2、rtusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。可以手动调整时间，设定闹钟及数字跑表计时。关键词：FPGA； Verilog HDL； 数字钟；THE DIGITAL CLOCK WITH S
3、TOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The d
4、esign is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in
5、 the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each othe
6、r, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music
7、module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mo
8、de, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA； Verilog HDL； Digital clock；目 录摘 要iABSTRACTii第一章 绪 论11.1 基于FPGA数字钟的背景和意义11.2 课题的研究方法和相关技术的发展11.3 本文的研究目的和主要研究内容2第二章 FPGA简介32.1 FPGA的原理与
9、基本结构32.2 FPGA设计流程3第三章 Quartus II 简介4第四章 数字钟总体设计方案54.1数字钟的基本构成54.2数字钟的工作原理5第五章 数字钟的具体设计流程65.1 本设计的顶层图65.2 分频模块65.3 按键去抖动模块75.4 时钟模块85.4.1 模式切换功能95.4.2 时钟计数功能95.4.3 校时控制功能105.4.4 闹钟设定功能105.4.5 数字跑表功能115.5 数据选择模块115.6 译码显示模块135.7 闹钟音乐模块145.8 整点报时与音乐演奏模块15结束语17致谢18参考文献19附录A FPGA器件EP3C25_V5电路板21附录B 本设计使用
10、的EP3C25_V5管脚配置文件22程序源代码2323第一章 绪 论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低1。这与传统电子产品最主要的区别是使用了大量的可编程逻辑器件，这就提高了产品的性能，缩小了体积，降低了功耗。同时通过先进的计算机技术，缩短了产品的研发周期。本设计采用的EDA技术符合现代先进电子技术的诸多要求，是设计研发电子产品的新兴技术。若人们的日常生活中没有时钟去提醒时间，造成的后果是难以想象的。数字钟的应用非常广泛，主要用于家庭生活，以及长途车站，机场，办公室，码头等公共场所，为人们的生活起居，学习工作和娱乐提供了很大的方便
11、。数字钟采用的石英技术和集成电路技术促使其计时精确且性能非常稳定，同时携带起来也非常便捷。数字钟所采用的是数字电路技术去实现时，分，秒的精确计时，比机械式时钟更具直观性和精准性，同时它的使用寿命更长，因此使用及其广泛。数字钟不仅使钟表数字化，而且增加了原始钟表不具备的诸多功能，诸如闹钟功能，数字跑表计时功能和整点报时功能等。这些都是基于钟表数字化的。所以，对数字钟的研究以及拓展其功能应用很有现实意义。1.2 课题的研究方法和相关技术的发展基于FPGA原理的理论知识，结合数字钟的相关书籍的查找，对数字钟的基本结构进行分析，利用QuartusII软件仿真，验证了理论与仿真结果的一致性。在编译和仿真
12、测试正确后，由QuartusII软件提供的编程器将信息下载至目标器件，对研究结果进行验证。本课题研究把Verilog HDL硬件描述语言与可编程逻辑器件相结合，通过七段数码管显示实验结果。多功能数字钟可以用不同的技术来实现，如单片机。可编程逻辑器件的使用与其他方式相比具有很多优点，如易于学习，方便快捷，别致独特，趣味浓厚，更加直观，设计的成功率高，易于编程和修改添加等特点，应用异常便利。所以本课题研究利用可编程逻辑器件来实现。1.3 本文的研究目的和主要研究内容当今，电子系统的发展速度高，规模大，集成化。基于逻辑综合与硬件描述语言的自顶向下的设计方法迅速发展起来。随着科学技术的迅猛发展，人们已
13、不满足现有的数字钟功能。为解决当下矛盾，本课题的研究目的是完成基于FPGA的具有数字跑表功能的数字钟的设计，由数码管实时显示时，分，秒的计时，具有小时和分钟调整，整点报时，闹钟及数字跑表功能。第二章 FPGA简介2.1 FPGA的原理与基本结构FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称2，它的出现是用来作为一种半定制电路，不仅解决了定制电路的缺陷，又克服了原有可编程器件门电路数太少的不足。FPGA具备掩膜可编程门阵列的通用结构，它不仅把大量的逻辑功能块组合成阵列，并且用可编程的互连资源把这些逻辑功能块连接起来，从而达到不同的设计需求。FPGA
14、通常由三种可编程电路与一个用来寄存编程数据的静态存储器SRAM构成3。这三种可编程电路是：可编程逻辑模块CLB（Configurable Logic Block），输入/输出模块IOB（Input Output Block）与互连资源IR（Interconnect Resource）。可编程逻辑模块CLB是达成模块逻辑功能的根本单元，它们一般会有规则的组成一个阵列，均匀分布在整个芯片上；可编程输入/输出模块IOB通常负责完成芯片的逻辑与外部封装脚的接口工作5；可编程互连资源包含大量不同长度的线段和可编程连接开关，它们把IOB之间或IOB、CLB之间及CLB之间衔接起来，形成具备特定功能的电路。
15、2.2 FPGA设计流程通常，一个比较大的集成项目应采用分层方法：分为几大模块，各模块之间定义好接口，而后各模块再次细分来具体实现，这就是自顶向下（TOP DOWN）的设计流程。现今，自顶向下的设计方法已经被普遍应用。高层次设计是对系统的行为特性进行定义，一般不会涉及到工艺的实现，所以能够在厂家综合库的支持下，综合优化工具把高层次的行为描述转化为针对某种工艺优化的网络表4，促使工艺转化变得轻而易举。第三章 Quartus II 简介Quartus II 是由 Altera 公司提供的 FPGA/CPLD 软件开发集成环境，21世纪初被Altera公司推出，是由Altera公司前一代 FPGA/CPLD 软件集成开发环境 MAX+plus II 的推陈出新的新产品2，它的运行界面友好，使用起来相当便捷。整个设计的流程都可以在Quartus II 上完成，它为开发者提供和结构无关的开发设计环境，让设计者在设计中能够进行方便地设计输入，迅速处理和器件模块的编程。Altera 公司的 Quartus II 软件为用户提供了完整的多平台设计
