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1、-*科技大学本科生毕业设计说明书毕业论文题 目：基于FPGA的奇偶分频器的设计与实现学生*：学 号：专 业：电子信息工程班 级：电信10-1班指导教师： . z.-基于FPGA的奇偶分频器的设计与实现摘 要分频器作为一种最根本的数字电路，广泛的应用在各种复杂的逻辑电路设计中，对于FPGA芯片来说，虽然能用自带的锁相环来产生一局部我们所需的频率，但是，用VHDL语言实现分频能从同一时钟较为方便、快捷的生成多个所需要的频率，同时能够实现信号的同步，因此，分频器的应用非常广泛。本设计应用软件为开发平台，运用VHDL语言编程实现整数的奇偶分频的设计，在本设计中实现了0、2、4、6、8、10、12、14
2、偶数的整数分频器设计和1、3、5、7、9、11、13、15奇数的整数分频器设计。通过仿真结果，验证了设计的正确性。关键词：FPGA；分频器；VHDL语言；Quartus Design and implementation of FPGA-based parity dividerAbstractDivider as a basic digital circuits, widely used in a variety of ple* logic circuit design, the FPGA chip, although able to own a part of our phase-locke
3、d loop to produce the desired frequency, but using VHDL language divide from the same clock frequency is more convenient and efficient to generate multiple needs, while able to achieve synchronization signal, and therefore, the divider is widely used. The design of application software development p
4、latform, the use of VHDL language programming odd integer divider design, the design is implemented in an even integer divider 0,2,4,6,8,10,12,14 design and 1,3,5,7,9,11,13,15 odd integer divider design. The simulation results verify the correctness of the design.Key words:FPGA; divider; VHDL langua
5、ge；Quartus 目 录摘要IAbstractII第一章 绪论11.1 课题来源11.2 选题的意义和目的21.3 课题研究现状31.4 本文组织构造4第二章 EDA技术62.1 FPGA技术62.2 Quartus 软件简介72.3 VHDL语言82.3.1 VHDL简介82.3.2 VHDL特点92.3.3 VHDL组成10第三章 奇偶分频器设计与仿真123.1 偶数分频12 原理分析12 设计与仿真123.2 奇数分频17 原理分析17 设计与仿真18第四章 系统设计234.1 设计的任务234.2 系统设计234.3 其余模块设计274.3.1 encoder_12模块274.3.
6、2 mu*21模块29 数码管显示驱动模块30第五章 下载与测试355.1 BTYG-EDA实验概述355.2 BTYG-EDA实验开发系统特点355.3 引脚分配355.4 验证36第六章 结论与展望376.1 结论376.2 展望37参考文献39致谢40. z.-第一章 绪论1.1 课题来源分频器作为数字系统设计中一类重要的电子电路，在数字电路的迅速开展历程中，通常要运用分频器来实现设计中希望获取的时钟频率。在遇到实际问题时，人们一般运用到的是整数分频，所以在实际情况中时而表达出等占空比，时而表达出非等占空比。一样的系统设计有时也会运用不同形式的频率，此时，一般由定时器或定时器的级联模式组
7、成不同形式的任意占空比偶数分频和不等占空比的奇数分频，这样的设计较为容易，而比照等占空比的奇数分频和小数分频设计就没有则容易了。本设计是运用VHDL硬件表达语言，通过Quartus9.0软件编程，应用Altera公司的FPGA内核，实现了一种不仅可以满足以上需求，并且能够共用的可控分频器。只要将分频器的输入接入对应的拨码开关，就能够获取希望得到的频率。电子技术飞速更新的历程中，FPGA/CPLD以它的可靠性强、运行快、串并行运行模式等多重优点在电子设计中具有更广泛的意义，并且标志着将来EDA开展的趋向。FPGA/CPLD系统的设计运用了高级语言，例如当前常用的也比拟成熟的VHDL语言和AHDL
8、语言等，从而联接了软件与硬件之间的相互的运用和融洽，减少了设计产业的开发周期。因此应用先进的FPGA/CPLD替换旧式的通用集成电路、接口电路将使得电子技术走向更成熟的道路，为电子技术的迅速开展奠定了根底1。EDA技术的开展推进了当代电子设计和数字技术的迅速开展，熟练地运用EDA工具，人类从此能够应用最根本的原理、实用算法、协议等进展对电子和数字系统的设计和创造，所有的工作几乎都能够通过计算机进展计算和分析，而且能够把电子产品从电路设计、性能分析到设计出IC幅员或PCB幅员的全部流程在计算机上智能分析和控制。再加上当今电子产品日新月异的开展和集成技术功能强大的变化后，旧式阶段技术表达的中小规模
9、集成电路构造已经不能满足人类的需求量，因此电路设计也逐渐地从中小规模芯片升级为大规模及超大规模芯片，且拥有高集成度、运行快、功耗小的可编程IC单一设备蓬勃开展起来了。分频器应用在FPGA 系统设计中具有相当高的工作效率，使用硬件描述语言完成设计消耗较少的逻辑地址就能够完成对时钟的操作，其本钱很低，并且可编程等优点2。1.2 选题的意义和目的自信息时代快速开展开场，电子产品已经日益在现实生活中占据越来越重要的作用对其的研发也随着电子元器件的快速开展而变化，相比最早的电子管器件和晶体管，到现在的集成电路占据市场，工程师在产品开发时，运用的工具和方法都日益先进快捷，但不管什么时候电子设计的思路一直是
10、：利用印刷电路板上的分立、现成元件、连接器或者IC创立物理平台实现所需要的功能。例如：在60年代，假设要制作一台收音机，工程师就必须在PCB板上利用晶体管、电感、电阻、电容、电线、滤波器、二极管等电路搭建出一个物理平台，然后对RF信号的调谐、滤波、放大等，最后收音机才具有全部功能。在实现根底电路后，大局局部立器件将被统一集成到一颗芯片上，但是总的来说设计的思路没有任何变化，关键还是在于在一个PCB板上利用无源器件和IC搭建出一个物理平台，然后该电子产品即可成功接收信号并且实现对信号的处理和输出。但是，随着可编程器件的出现，例如FPGA，不同于之前传统设计思路，设计思路从此发生了巨大的变化，工程
11、师将大局部功能全部集中到可编程领域，设计流程也发生了巨大变化，更多样式的设计流程被统一到一起。至于现在，更为快捷有效的电子设计是融合办卡设计、软件开发和可编程逻辑设计到一起，而将来，FPGA将融合处理、储存一体，板卡设计全部集中到可编程逻辑设计中，电子产品设计也将变成两种设计，即可编程逻辑设计和嵌入式软件设计。那时，电子设计会更专注于软件设计，即一种由开发语言和工具实现的设计。而FPGA也会演变为这种软件设计的载体，以FPGA形式存在的低本钱、大规模可编程器件将可以随时随地的得到，这将使得工程师可以将所有系统核心功能都集中到软件设计中，并且充分利用这种设计得天独厚的优势3。分频器是FPGA设计
12、中最常见也是最根本的设计之一，虽然在当前大局部设计中，使用芯片厂家集成的锁相环资源居多，例如altera的PLL，*ilin*的DLL.来进展时钟的倍频，分频以及相移。但是对于一些对时钟要求不高的根本设计，利用语言对时钟进展分频和相移仍然十分流行。首先运用这种方法可以大幅度节省芯片内部的锁相环资源；再者，在到达对时钟操作的目的的同时将减少逻辑单元的消耗。另一方面，利用语言设计进展时钟分频，可以表达出设计者对设计语言理解程度的深浅。数字系统设计中的根本电路就是分频器，根据设计需要的不同，设计者会碰到偶数分频、奇数分频、半整数分频等等，有时需要等占空比，也有要求非等占空比。在同一个设计中有时要求多
13、种形式的分频。一般由计数器或计数器的级联构成各种各样的偶数分频及非等占空比得到奇数分频，实现较为简单。但对半整数分频、等占空比的奇数分频及小数分频实现较为困难。本文通过VHDL硬件描述语言，通过开发平台，使用FPGA，设计了一种能够完美满足上述所有要求的分频器。只需要在分频器的输入端输入相应的分频系数，便可以获得所需的频率。随着各种各样先进电子产品的快速推出，无线通讯网络的广泛应用，导致对晶源的要求变得越来越高。特别是在现代电子对抗战中，我们要求各种器件尽量工作我们要求的频率下。电子产品的工作频率在其研发阶段就必须经过反复的调试才能确定下来，它既要必须保证电子产品具有较高的工作效率又需要保证电
14、子产品的稳定性必须过关。有一些产品要求其工作区域比拟广，并且我们还希望它能够在不同的工作环境下采用不同的工作频率，在及其恶劣的环境下也必须保证其工作的稳定性，而在环境比拟好的情况下我们希望它的工作效率得到更好的提高。上述的条件就要求我们的工作频率可以随着我们环境的变化进展不断调整。对于一个晶振源我们只能得到唯一的一个工作频率，但如果集成大量晶振来实现多频率输出，一方面要投入很大的本钱，另一方面不同晶振间的相位延迟也无法预测，并且在一个区间中集成大量晶振也容易引起串扰。假设我们能够通过分频，对较高的晶振源进展分频就可以比拟容易的获得丰富的频率，这有利于我们对产品的测试和应用。在传统的FPGA设计
15、方法中，为了能够实现等占空比的奇数分频，通常采用通过对输入频率进展二倍频的电路，以及对倍频后的频率F进展偶数分频，这样就能够降低设计电路的最高工作频率，提高对硬件的要求。本设计在不改变设计要求的前提下，通过对常规的设计方法进展适当的改进，实现了在不需要对输入频率进展二倍频的条件下实现等占空比分频，并且更好的利用了频率资源，同时降低了设计的复杂性4。1.3 课题研究现状在数字逻辑电路设计中，分频器是一种根本电路，通常用来对*个给定频率的时钟进展分频，得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模N计数器实现，即随驱动时钟跳变N次后就输出一个进位脉冲，然后立即被清零或置位，再开场新一轮的循环的计数。模N计数器的进位脉冲的宽度一般与驱动时钟一样，这对于边沿驱动的时序逻辑并不会带来什么问题。但是在*些需要使用电平逻辑的设计中，我们更希望分频时钟拥有50%，或者与驱动时钟有一样的占空比。这时就需要通过另外的逻辑方法来进展分频，或者使用PLL。在基于CPLD复杂可编程逻辑器件/FPGA现场可编程门阵列的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为容易5。对于
