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1、计算机组成原理实验报告实验一 寄存器组成实验一、实验目的 （1）熟悉D触发器的功能及使用方法。（2）掌握寄存器文件的逻辑组成及使用方法。二、实验内容（1）掌握Quartus II的使用方法，能够进行数字电路的设计及仿真。（2）验证Quartus II所提供D触发器的功能及使用方法。（3）设计具有1个读端口、1个写端口的寄存器文件，并进行存取操作仿真/验证。三、实验原理及方案Quartus II提供了多种类型的触发器模块，如D触发器、T触发器等。固定特性的触发器模块有不同的型号，参数化的触发器模块有lpm_ff、lpm_dff、lpm_tff等。D触发器常来构建寄存器。本次实验我们用Quartu
2、s II中提供的8为D触发器模块，实现了一个88bits的寄存器组，因此，操作地址均为3位，数据均为8位。由于要求读写端口分离，因此，读操作的相关引脚有地址raddr2.0、数据输出q7.0，写操作的相关引脚有地址waddr2.0、数据输入data7.0、写使能wen。其中，省略读使能信号可以简化控制，即数据输出不受限制。寄存器文件通过写地址waddr2.0、写使能wen信号来实现触发器的写入控制，通过读地址raddr2.0信号来控制触发器的数据输出选择。其连接电路原理如图所示。 寄存器文件的组成则由此，可在Quartus II中连接原理图：四、 实验结果仿真波形如下：五、 小结通过此次实验，
3、我们学会了Quartus II的原理图的构造方法，以及仿真方法，并且使用lpm_dff作为三态门，控制数据的输入，并且在输出时，用lpm_mux选择每个寄存器的数据输出。最后，在本次实验中，我们重新巩固了课堂学习的内容，也对寄存器加深了了解，相信我们会通过实验在计组的学习道路上越走越远。实验二 运算器组成实验一、实验目的 （1）熟悉加/减法器的功能及使用方法。（2）掌握算术逻辑部件(ALU)的功能及其逻辑组成。（3）加深对运算器工作原理的理解。二、实验内容（1）验证Quartus II所提供加/减法器的功能及使用方法。（2）设计具有加法、减法、逻辑与、逻辑非4种功能的ALU，并进行功能仿真/验
4、证。三、实验原理及方法本实验所要求的ALU数据宽度为8位、具有4种算术及逻辑运算功能，其功能选择引脚记为SEL1SEL0。该ALU实现的具体功能如表1所示，其中，算术运算可以实现有符号数、无符号数的运算功能。表1 ALU功能表功能选择实现功能SEL1 SEL0操作助记符功能函数00加法ADDFAB01减法SUBFAB10逻辑与ANDFAB11逻辑非NOTFALU的加法、减法功能可由Quartus II提供的lpm_add_sub模块实现，逻辑与、逻辑非功能可由Quartus II提供的lpm_and、lpm_inv模块实现。Quartus II中，lpm_开头的模块均为参数化模块，使用时可以自
5、定义其功能参数，如lpm_add_sub是一种参数化加/减法器，可以定义其实现功能、数据宽度、结果状态等。本实验所要求ALU的逻辑结构如图所示，控制形成电路负责产生各功能模块的控制信号，本实验中与门、非门无需控制是特例；状态形成电路负责产生4个状态标志，分别是零标志ZF、进位/借位标志CF、溢出标志OF、结果符号标志SF。 ALU逻辑结构本实验原理如图所示：四、 实验结果仿真波形为：五、 小结这次通过此次实验，我们通过Quartus II构造了一个简单的ALU，我们了解到了ALU基本构造方式，深化了对ALU的了解，而且我们学到了数字电路的编码方式以及计算方式，巩固了之前所学，受益匪浅。实验三
6、存储器组成实验一、实验目的 （1）熟悉半导体存储器的存取方法。（2）掌握存储器的扩展方法。（3）掌握存储器与总线的连接方法。二、实验内容（1）验证Quartus II所提供半导体存储器的功能及使用方法。（2）设计一个读/写端口分离的2568bit的存储器，地址空间中前一半只读、后一半可读可写，并进行存取操作仿真/验证。（3）将上述存储器连接到地址/数据复用的总线上，并进行存、取操作仿真/验证。三、实验原理及方案1、半导体存储器的操作Quartus II提供了多种类型的半导体存储器模块，如lpm_dq、lpm_dp、lpm_rom等，这些模块均均为同步存储器，可以自定义存储字长、存储字数。本实验
7、中要求存储字长为8位即可。以8位字长、256个存储单元、读/写端口分离的存储器lpm_dq为例，其I/O引脚如图4所示。其中，data7.0、q7.0分别为数据输入、数据输出引脚，wren为写操作（写使能）信号、高电平有效，clock为同步操作的时钟信号。图4 lpm_dq引脚示例对lpm_dq的操作有读、写两种。写操作（wren=1）时，数据在clock上升沿时锁存并写入到存储单元中。读操作（wren=0）时，数据在clock上升沿后一段时间输出到引脚（功能仿真时延迟可忽略、实时仿真时延迟为1个时钟左右）。2、存储器与总线连接的设计与验证本实验中存储器lpm_dq连接的总线要求是地址/数据复
8、用总线，即存储器的地址引脚、数据引脚连接到同一组总线上。而存储器lpm_dq是读/写端口分离的，即数据输入引脚、数据输出引脚是不同的引脚。因此，本实验中存储器lpm_dq的address7.0、data7.0、q7.0引脚同时连接到同一组总线bus7.0上。总线操作的基本要求是，同时只允许一个设备向总线发送信息，允许多个设备从总线接收信息。因此，本实验中，存储器lpm_dq的地址信号、数据输入信号、数据输出信号须分时与总线交互。存储器lpm_dq与地址/数据复用总线连接时，地址信号、数据输入信号的分时写入可通过增设地址锁存器实现，输入信号、输出信号的分时传送可通过增设三态门实现；同样地，输入部
9、件、存储器的分时传送可通过增设三态门实现。其连接电路原理如图5所示。图5 lpm_dq与地址/数据复用总线的连接存储器与地址/数据复用总线连接的原理图设计中，输入部件可用输入引脚实现，锁存器可采用lpm_latch模块、三态门可采用lpm_bustri模块。原理图如图所示：四、 实验结果仿真波形为：五、 小结此次实验，我们学习了数据/地址分时复用总线，这种分时提供了一种全新的思路，我们可以通过这一次实验了解了大致关于CPU中的总线利用方式，开始了解CPU中的数据，地址传输交换方式，为我们以后学习计算机的内部的工作原理奠定了基础。实验四 CPU数据通路实验一、实验目的 （1）掌握CPU数据通路的
10、逻辑组成。（2）了解指令功能的实现过程及其控制方法。二、实验内容（1）设计一个单总线结构的CPU数据通路，部件包括4种功能的8位ALU、48位的寄存器文件、2568位的RAM、8位计数器各一个。（2）给出相关部件控制信号，分别实现取数、加法、条件转移指令的功能。三、实验原理及实验方案本实验的数据通路可以采用如图6所示的方案，其中，三态门（记为TSL）是依据总线操作特性（同时只有一个部件能发送数据）而设置的；锁存器是为解决部件的多个端口在单总线上数据接收冲突而设置的；REG_S为状态寄存器，存放关系运算所需的标志位（如ZF）；其它部件与总线的数据输入、数据输出接口记为BUS_I、BUS_O，输入
11、、输出分开便于观察实验结果。图6 数据通路的逻辑组成由于数据通路是单总线结构，而ALU为组合逻辑部件，因此，需增设锁存器Y，解决ALU 的两个入端间的输入冲突；需增设锁存器Z，解决ALU的入端-出端间的环路冲突。同理，需增设锁存器A，解决RAM的地址-数据引脚间的输入冲突。图6中，功能部件的控制信号名称已标出，辅助部件的控制信号名称未标出。其中，ALU的操作控制信号线(2根)为op2，REGs的写地址信号线(2根)、读地址信号线(2根)分别为WA2、RA2，REGs、RAM的写操作控制信号线分别为r_wr、m_wr，计数器的置数控制信号线、时钟信号线分别为ldn、cp。PC：REGs：ALU：RAM：本次实验构建了一个简单的CPU，使用了锁存器，三态门来实现对每个器件部分的输入输出控制，以此实现了对总线的分时复用，从而实现了简单的CPU功能。四、 实验结果五、 小结作为一个计算机学院的学生，不仅仅要对软件，代码，算法之类的有更深的了解，还要对计算机的构成，硬件，工作原理有更深的了解，通过此次实验，经过对一个简单CPU的构造，并且对其功能进行仿真，我们对CPU的工作原理更进一步，相信在以后的学习中我们必将取得更大的进步。
