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1、合肥学院EDA技术课程设计报告课程名称 在系统编程技术 设计题目 数字钟的设计 班级 11级电子（1）班 姓名 吴广岭 学号 1105011030 日期 2013.12.28 摘要：随着EDA技术的发展和应用领域的扩大，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。同时，随着技术市场与人才市场对EDA技术需求的不断提高，产品的市场效率和技术要求也必然会反映到教学和科研领域中来。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序
2、由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUS II软件进行电路波形仿真，下载到EDA实验箱进行验证。关键词：EDA VHDL语言 数字钟一、设计目的1、熟练地运用数字系统的设计方法进行数字系统设计；2、能进行较复杂的数字系统设计；3、按要求设计一个数字钟。二、设计内容1、要求显示秒、分、时，显示格式如下：显示格式2、可清零、可调时，具有整点报时和闹钟功能。三、设计原理1、数字钟的基本工作原理：数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟
3、的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下：数字时钟控制单元时调整分调整使能端信号CLK信号时显示分显示秒显示24进制60进制60进制LED显示整点报时花样显示数字钟实现原理框图1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；其中秒、分采用60进制计数，即从0到59循环计数，时钟采用24进制计数，即从0到23循环计数，数值显示在数码管上。2）时间设置：手动调节时、分，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4分别对时、分进行调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化
4、一次就来一个脉冲，即计数一次。3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。小时采用24进制，而分钟均是60进制，而60进制计数器可采用6进制和10
5、进制计数器构成。2、数字钟设计的电路原理图 24进制数字钟的电路图3、实验源程序1、秒LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT( clk,reset,setmin:STD_LOGIC; enmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECT
6、OR(6 DOWNTO 0);SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1为59秒时的进位信号 BEGIN -enmin_2由clk调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); -setmin为手动调分控制信号，高电平有效 enmin=(enmin_1 or enmin_2); -enmin为向分进位信号 PROCESS(clk,reset,setmin) BEGIN IF(reset=0)THEN count=0000000; -若reset为0，则异步清零 ELSIF(clk event a
7、nd clk=1)then -否则，若clk上升沿到 IF(count(3 downto 0)=1001)then -若个位计时恰好到1001即9 IF(count16#60#)then -又若count小于16#60#,即60H IF(count=1011001)then -又若已到59D enmin_1=1;count=0000000;-则置进位为1及count复0 ELSE -未到59D count=count+7; -则加7，而+7=+1+6，即作加6校正 END IF; ELSE -若count不小于16#60#（即count等于或大于16#60#） count=0000000; -
8、count复0 END IF; -END IF（count16#60#） ELSIF(count16#60#)then -若个位计数未到1001则转此句再判 count=count+1; -若count16#60#则count加1 enmin_1=0after 100 ns; -没有发生进位 ELSE -否则，若count不小于16#60# count=0000000; -则count复0 END IF; -END IF（count（3 DOWNTO 0）=1001） END IF; -END IF（reset=0）END PROCESS;END fun;2、分LIBRARY IEEE;USE
9、 IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0); SIGNAL enhour_1, enhour_2: ST
10、D_LOGIC; -enmin_1为59分时的进位信号 BEGIN -enmin_2由clk调制后的手动调时脉冲信号串 daout=count; enhour_2= (sethour and clk1); -sethour为手动调时控制信号，高电平有效 enhour= (enhour_1 or enhour_2); PROCESS(clk,reset,sethour) BEGIN IF(reset=0) THEN -若reset为0，则异步清零 count=0000000; ELSIF(clkevent and clk=1)THEN -否则，若clk上升沿到 IF(count (3 DOWNT
11、O 0) =1001)THEN-若个位计时恰好到1001即9 IF(count 16#60#) THEN -又若count小于16#60#，即60 IF(count=1011001) THEN-又若已到59D enhour_1=1; -则置进位为1 count=0000000; -count复0 ELSE count=count+7; -若count未到59D，则加7，即作加6校正 END IF; -使前面的16#60#的个位转变为8421BCD的容量 ELSE count=0000000;-count复0（有此句，则对无效状态电路可自启动） END IF; -END IF（count16#6
12、0#） ELSIF (count 16#60#) THEN count=count+1; -若count16#60#则count加1 enhour_1=0 after 100 ns; -没有发生进位 ELSE count=0000000; -否则，若count不小于16#60# count复0 END IF; -END IF（count（3 DOWNTO 0）=1001） END IF; -END IF（reset=0） END process;END fun;3、时LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour IS PORT(clk,reset:IN STD_LOGIC; daout:out STD_LOGIC_VECTOR(5 DOWNTO 0);END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN
