《FPGA原理与应用实验》由会员分享，可在线阅读，更多相关《FPGA原理与应用实验（21页珍藏版）》请在金锄头文库上搜索。
1、FPGA原理与应用实验目录1 一位半加器的设计21.1实验目的21.2 实验内容22 触发器的设计112.1 实验目的112.2 实验原理112.3 实验内容113 四位加法器的设计153.1 实验目的153.2 实验要求153.3 实验内容154 优先级8-3编器的设计164.1 实验目的164.2 实验要求164.3 实验内容165 增计数器的设计175.1 实验目的175.2 实验要求175.3 实验内容176 七人表决器设计186.1 实验目的186.2 实验要求181 一位半加器的设计1.1实验目的(1) 通过一个简单的一位半加器的设计，熟悉开发环境，掌握组合逻辑电路的设计方法。(2
2、) 初步了解可编程器件设计的全过程。1.2 实验内容一、创建工程选择菜单栏 FileNew Project Wizard，新建一个工程。如图2所示。工程名的设定对话框如图3 所示。图 2图 3第一个输入框为工程目录输入框，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。一般情况下工程名称与实体名称相同，使用者也可以根据自已的实际情况来设定成不同。图 4 新建工程对话框图 5 指定工程名称及工作目录点击【 NEXT】，进入下一个设定对话框图5，让你将之前已经设计好的工程文件添加到本项目工程里来，之前若没有设计好的文件，直接点Next，进
3、入下一步器件选择对话框图6.图5图 6 器件选择界面首先在对话框的左上方的 Family 下拉菜单中选取 Cyclone，在中间右边的Pin count下拉选择240 ，Speed grade 下拉菜单中选取 8，在左下方的 Available devices 框中选取 EP1C12F240C8，点击 【 NEXT】 完成器件的选取，进入 EDA TOOL设定界面如图7所示。本实验只使用Quartus II的集成环境进行开发，不使用第三方EDA工具，所以不需要修改。图 7 EDA TOOL 对话框按默认选项，点击 【 NEXT】 出现新建工程以前所有的设定信息，如图 8 所示，点击 FINIS
4、H 完成新建工程的建立，如图9所示。图8 新建工程信息图9 新建立的工程界面（到此我们一个新的项目工程已经建立起来，但真正的电路设计工作还没开始。由于QuartusII软件的应用都是基于一个项目工程来做的，因此无论设计一个简单电路还是很复杂的电路都必须先完成以上步骤，建立一个后缀为.qpf的Project File。）二、建立设计输入文件 点击FileNew，新建一个VHDL文件。见图10。图10 新建VHDL文件点击OK，将VHDL程序写入，见图11，并点击FileSave，保存library ieee;use ieee.std_logic_1164.all;entity halfadd i
5、s port (a,b:in std_logic; so,co:out std_logic); -定义输入、输出端口end halfadd;architecture bh of halfadd isbegin so=a xor b; -异或运算coStart Compilation对编写的代码进行编译，可以在状态窗口看到当前编译的运行状态，在消息窗口中可以看到编译中的警告、错误和消息。四、建立仿真波形文件，进行仿真 选择FileNew，在弹出的对话框中点击Other Files，选择Vector Waveform File，并点击OK，建立一个波形文件。见图12、13。图12 新建波形文件图1
6、3在如图13的Name标签区域内双击鼠标左键，弹出如图14所示的添加节点对话框。图14 添加节点对话框在如图14所示的添加节点对话框中单击Node Finder 按钮，弹出如图15所示的对话框，设置如图15、16所示，完成后界面如17所示。图15 添加节点图16 添加节点后的界面图17 默认的仿真结束时间为1S，根据仿真需要，可以自由设置仿真文件的结束时间。选择EditEnd Time 命令，弹出结束时间对话框，在Time 框内输入仿真结束时间。在这里采用默认设置(1S)。对加入到波形文件中的输入端点，进行初始值设置编辑时将使用到波形编辑工具栏中的各种工具。图显示了工具栏中各工具的功能。单击选
7、中需要设置的端点，对输入节点进行激励设置。14、点击Processing Simulation tools，在弹出对话框中选择功能仿真，仿真结束后，查看仿真结果是否符合实验要求。查看仿真结果开始仿真点击生成功能仿真网表2 触发器的设计2.1 实验目的(1) 了解基本触发器的工作原理。(2) 学习Quartus II中基于原理图设计的流程。2.2 实验原理基本RS器的电路如下图1所示。它可以由两个与非门交叉耦合组成，也可以由图1 基本触发器电路图两个或非门交叉耦合组成。现在以两个与非门组成的基本触发器为例，来分析其工作原理。根据与非逻辑关系，可以得到基本触发器的状态转移真值表及简化的真值表，如下
8、表所示：状态转移真值表简化真值表01000100110101100111Qn101100不定11001111000不定001不定表1 基本触发器状态转移真值表根据真值表，不难写出其特征方程：其中式（2）为约束条件。2.3 实验内容一、创建工程打开Quartus II软件，新建一个工程二、建立设计输入文件 新建一个Block Diagram/Schematic File。见图2，图3。图2 新建原理图文件图3 编辑界面图4 工具栏在新建的原理图中双击鼠标左键，在弹出的Symbol对话框中的Name栏中输入nand2（在右侧的窗口中就会出现一个二输入与非门符号），并打开Repeat-insert
9、mode选项（此选项使得用户易于增加一个符号的多个实例）。见图5。图5 在Sysmbol对话框中输入与非门点击OK，在原理图文件中点击两次鼠标左键，然后点击鼠标右键并选择Cancel。此时，可以看到原理图中就会出现两个与非门。然后按照图1对其进行连线。见图6。 再次双击鼠标左键，在弹出的Symbol对话框中的Name栏中输入input，然后点击OK，在原理图中输入两个input端口，见图7。同样的步骤，再输入两个output端口。图6 正确连接后的原理图图7 输入input端口实例把输入输出实例与原理图中的端口进行连接，并修改输入输出的Pin_Name分别为：输入为R和S，输出为Q和NQ。见图
10、8。到此为止就完成了一个RS触发器的原理图输入。图8 完整的原理图三、编译（Compilation）选择ProcessingStart Compilation对编写的代码进行编译，可以在状态窗口看到当前编译的运行状态，在消息窗口中可以看到编译中的警告、错误和消息。四、建立仿真波形文件，进行仿真验证 3 四位加法器的设计3.1 实验目的(1) 熟悉Quartus II软件环境的使用，EDA开发的基本流程(2) 掌握Quartus II中基于VHDL语言设计的流程(3) 掌握Quartus II中基于原理图设计的流程(4) 综合应用VHDL语言及原理图进行电路设计(5) 完成四位加法器的设计3.2
11、 实验要求在数字系统中，加法器是最常见的组合逻辑器件，多位二进制码加法器的低位是半加器，高位是全加器。(1) 用VHDL语言设计一位半加器，文件名halfadd1.VHD，调试无误后生成符号(2) 用VHDL语言设计一位全加加器，文件名alladd1.VHD，调试无误后并生成符号(3) 建立顶层原理图文件add4.bfd，调用已设计的一位半加器和一位全加器实现四位加法器。3.3 实验内容4 优先级8-3编器的设计4.1 实验目的1. 掌握EDA开发的基本流程。2. 编码器、译码器的实现原理。3. 熟练使用IF条件语句，注意If语句与case语句的区别，case语句中，表达式是没有优先级的，而多
12、条件的If语句的条件是有优先级的，最前面的条件优先级最高。4.2 实验要求编写VHDL程序设计8-3编码器。8-3优先级编码器真值表： 输入输出d7d6d5d4d3d2d0d0y2y1y01111011100011010001100000010110000010100000001001000000010004.3 实验内容5 增计数器的设计5.1 实验目的(1) 掌握时序电路的设计方法，加深对计数器的认识。(2) 了解用VHDL语言实现计数器的过程。5.2 实验要求定时和计数的本质是相同的，它们都是对一个输入脉冲进行计数，如果输入脉冲的频率一定，则记录一定个数的脉冲，其所需的时间是一定的。 因
13、此，使用同一个接口芯片，既能进行计数，又能进行计时，统称为计时器/计数器。（Timer/Counter简称T/C）。设计十进制增计数器，每当时钟脉冲上升沿，计数器将计数值加1，要求计数器有同步使能信号，异步清0信号，进位指示。按FPGA设计流程, 利用EDA实验箱中的拨挡开关模块和LED及数码管来实现其功能。(1) 创建工程(2) 建立设计输入文件 (3) 编译（Compilation）(4) 建立仿真波形文件，进行仿真 (5) 仿真无误后，根据引脚对照表，对实验中用到的拨挡开关及LED进行管脚绑定(6) 再重新全编译一次。(7) programmer，用下载电缆通过JTAG接口将对应的sof文件下载到FPGA中。(8) 观察实验结果是否与自己的真值表相吻合。5.3 实验内容6 七人表决器设计6.1 实验目的(1) 掌握E
