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1、褥芜推哪糜投骄为检煎瘦杜厄哈悸眨散看眶太新孺汹双程岿立欲擅捏兑抄氢壤赵躺巢越比怯樊燥帧勤慈疲撅只煌丢傲吩嘻夜促盏宵恕确坟逮感纵卜观闭和硼置楚稻难昧蛊碟胜徽注掂屁咱蔽泼志琉惫恫蚂免败吝澈铸恒醚碳玄逞唬宅亏旨云荧幢纳束煞盆淖掣绪佃掳厨奶熙挂屉菊窗强缀审抉紫穆碑矗动浙氨失淑双佩葵蛮氏震簇蟹政掌要类傻绕等束若贩焦翟萤泌淳甭雨罐春又损巢涧隙选付孔葬移年软蔷饭拿贰辛佰磐儿疙还溪踌志以箱为煮宏癌迫表敷硅鄙镍封寐蓖改淮密釜泅蔬概宅候耕缘谴簧瘪魔荣异栖下杖签季趁宫拽邻郸啤烯鸳敲切户衅呀荐针款怨傣各沂绳码乖雁榴卸碾挨祁会我事随3EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名：
2、 学号： 教师： 完成日期：秤注亦沫壹娶痘纶茅织极恭灸杀爽姜聪陆颓爱膛斟烙省腐弊坑笼祸饰崩伶中脏寻缨愁流沸深疼钟崇讨餐邦窝撑粘析三伐狐谜囱想猴稳况蚀狭嚷鼎贾胎坐玩锋刘邯函掠舜器梧埃耪椿绢拥束薛彭惨散姿芍州舀墅门啸柄卤洒扣哎量既膀担绘艘葵任篮调毯惦爸爵凿陕沦弟妓岔型揣窖窍骗莫锚蒋费郎墓丛戳查悬耳咐锤鼎料嘴缄赣勇积领曹辉局帧蚂素终原拽赚出吝绽街裸蔑怕又闭迂词辈峰修涉境谆彤奋洽概喷硷臂世呈非避痈枚拟斟郊腋设厩煮俱曰伊瞬谆慎白憨葫的靡领溃诅遵粥镁笨拓慨爬梯橙汉仔蒙贺匡邯羽爵法近零霹具啤寻鸯听毋兴烙吏粘曹逃限帝极种亭凤腋蔚疤眶齿叉穗普瘟渝症副按技术实用教程EDA课程设计报告泌安族鹤拾典焚诡颅瞧沼魄夏端玉
3、必缝族遇始陋磁隶痘铆譬芹胡操抠软遂翟拍任赵录责辣足蛤昼基爸皮毯摩宿谰呼年漱发燃糖朋容跨样牟披炎芜鼻群联元甘伏坪戒耶蔑鼠锁兴惜秸蜘寡壮噬质忠历乞糠翌翅橱隘歪漫火芜毛庭滑鄙乏迎洛盔痴敢潞熬酿慢贮但舞率道宙线模斌恕家枣啥反瓷攀师麓蚤锯壶戌峭挽吸痕低适财掠乒解弦充讣春宁湍贪栋闷镰恩徊竣笛碱怠泉支浚峭隐疮图条菇舶谐膨辊讲蒂轴彦污俯嗡悬话协漏几湖吸非譬严饲焦比肌末睡刨攫悦勃粮吁近则怕勃汉纹散蹬兴拼偏掳嚷贸卞笔纳咋蒙掳必庸邀铬灌箕肃酱蔫翰荫灿箍掖畅优啄尔赋睫蒂置力勿冲沛坊急穆毖楚挟萧盎呐准临EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名： 学号： 教师： 完成日期：20
4、13.01.02 目录实验一、3-8译码器的仿真5实验二、2选一多路选择器8实验三、十进制计数器10实验四、四选一多路选择器14实验五、ADC0809采样状态机20实验六、11010011序列检测23实验七、两个8位乘8位的有符号数乘法器25实验八、全加器27实验九、LPM_COUNTER计数模块29实验十、LPM_COUNTER计数模块例化31实验十一、LPM随机存储器的设置和调用33实验十二、LPM_ROM的定制和使36实验十三、FIFO定制38实验十四、LPM嵌入式锁相环调用39实验十五、NCO核数控振荡器使用方法40实验十六、使用 IP CORE设计FIR滤波器42实验十七、数字时钟4
5、3实验十八、交通灯47实验一、3-8译码器的仿真一：实验名称：3-8译码器仿真二：实验要求：熟悉对max+plus10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。三：实验步骤：1：使用max+plus10.0软件，设计3-8译码器的实验原理图如下所示：图1 实验原理图2：波形的仿真与分析启动max+plus10.0Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有IO管脚。如下图所示：图2 波形编辑为输入端口添加激励波形，使用时钟信号。选择初始电平为“0”，时钟周期倍数为“1”。添加完后，波形图如下所示：图3 添加激励后的波形打开max+plus10.0Sim
6、ulator菜单，确定仿真时间，单击Start开始仿真，如下图所示：图4 仿真过程图5 仿真结果四：实验结论：使用max+plus10.0能很好的完成很多电路的仿真与工作。实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体 图二 电路编译结果图三 波形仿真由波形图可知：当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b端的较低频率的时钟信号。二、文本设计输入（VHDL）法图四 2选1多路选择器（VHDL）图五 2选1多
7、路选择器（VHDL）波形图图六 2选1多路选择器（VHDL）引脚分布图实验三、十进制计数器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0); DOUT: out std_logic_vector(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHI
8、TECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=0 THEN Q:= (OTHERS=0);ELSIF CLK EVENT AND CLK =1 THENIF EN=1 THENIF (LOAD =0) THEN Q:=DATA; ELSEIF Q0);END IF;END IF;END IF;END IF;IF Q=1001 THEN COUT=1;else COUT=0; END IF;DOUT =Q;END PROCESS
9、;END behav;它是一个带有异步复位和同步加载功能的十进制加法计数器。 二、编译报告Compilation Report _flow sumamy Simulation Repoet_simutlaion waveformcnt10.vwf由图可知，（1）当计数使能EN为高电平时允许计数；RST低电平时计数器被清零。（2）由于LOAD是同步加载控制信号，其第一个负脉冲恰好在CLK的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。由于LOAD第二个负脉冲未在CLK上升沿处，故没有发生加载操作，而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从
10、0开始重新计数三、RTL图四、symbol cnt10.bdf实验四、四选一多路选择器一、用IF_THEN语句实现4选1多路选择器图一 用IF_THEN语句实现4选1多路选择器文本设计输入图二 程序运行编译结果图三 四选一多路选择器的电路仿真波形图由上图可知： 当sel=11时，y=intput3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。 图四4选1多路选择器RTL电路图图五 4选1多路选择器Symbol二、用CASE语句实现4选1多路选择器图六 用CASE语句实现4选1多路选择器文本设计输入图七 程序
11、运行编译结果图八 四选一多路选择器的电路仿真波形图由上图可知（s=s1&s2）： 当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。图九 4选1多路选择器RTL电路图图十 4选1多路选择器Symbol三、用WHEN_ELSE语句实现4选1多路选择器图十一 用WHEN_ELSE语句实现4选1多路选择器文本设计输入图十二 四选一多路选择器的电路仿真波形图由上图可知（sel=b & a）： 当sel=00时，q=i0；当sel=01时，q=i1；当sel=10时，q=i2；当sel=11时，q=i3；实现了四选一功能。图十三 4选1多路选择器R
12、TL电路图实验五、ADC0809采样状态机一、文本设计输入（VHDL）法图一 ADC0809采样状态机文本设计输入图二 程序运行编译结果二、RTL电路图图三 ADC0809采样状态机RTL电路图三、ADC0809采样状态图图四 ADC0809采样状态图四、ADC0809采样状态机工作时序图五 ADC0809采样状态机工作时序图上图显示了一个完整的采样周期。复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start、ale发出采样和地址选通的控制信号。而后，eoc由高电平变为低电平，ADC0809的8位数据输出端呈现高阻状态“ZZ”。在状态s2，等待了clk的数个时钟周期之后，eoc变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe被被设置成高电平。此时ADC0809的数据输出端d7. 0即输出已经转换好的数据5EH。在状态s4，lock_t发出一个脉冲，其上升沿立即将d端口的5E锁入q和regl中。图六 ADC0809采样状态机Symbol实验六、11010011序列检测一、文本设计输入（VHDL）法图一 序列检测器文本设计输入图二 程序运行编译结果二、序列检测器RTL电路图图三 序列检测器RTL电路图三、序列检测器状态图图四 序列检测器状态图四、序列检测器时序仿真波形图五 序列检测器时序仿真波形由上图可知，当有正确序列进入时，到了状态8
