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1、超大规模集成电路（VLSI）静电放电保护调试的新方法摘要本文介绍了在超大规模集成电路中静电放电防护的故障分析和调试的方法， 基于实际 ESD 应力的低能量、非破坏性仿真。此方法允许在应力作用时对芯片 上的电流和电压进行测量，给出关于防护方法的正常工作或故障原因的一个直接 而清晰的结论。1介绍集成电路在静电放电（ESD）应力事件后防护故障的调试随着技术的进步受 到越来越多的关注。尽管事实证明保护器件和方法在过去证明是有用的，但还是 有故障发生。这是因为芯片设备的利润空间的持续降低使ESD生存受到压力。 另一个因素是由于企图不断减小晶片面积，当保护模式从依赖单个保护器件（二 极管，NMOS管等）1
2、,至愎杂的保护系统，必须致力于ESD保护的研究。在过去，使用最初的 ESD 防护方法，当发现其失败之处时，可以很容易的 准确找到失败的原因3。其他故障的情况下，当损坏的是ESD防护范围内的芯 片上区域时，调试相比较起来复杂一些，但仍然可以解决。现在我们面临的情况是有关ESD故障的个数以及分析、调试的复杂性都在 增加。降低芯片元件的最大门限电压以及减小专门用于ESD保护电路的晶片面 积导致了从使用最简单的防护器件转变为以复杂的算法为基础的防护系统 2。 然而，现代复杂ESD防护系统自身在ESD故障时需要复杂的分析，因为大钳位 器件的损坏并不一定意味着故障的产生是因为它的电流传输能力。例如，当通常
3、 的“验尸”故障分析不起作用时，故障可能与触发电路有关。然后，只有在 ESD 应力时实时观测ESD防护电路的工作，尤其是当保护电路不能承受实际的ESD 压力时进行观测才是我们所需要的。2 ESD 保护调试设备的的当前方法目前， VLSI 电路 ESD 防护的测试和调试方法之一是给系统一个实际 ESD 应力（高能量应力测试使用比如KeyTek Paragon静电放电测试仪），然后在应力 之后分析IC3。静电放电测试仪的放电机械触头放置在被测试的IC芯片（被测 设备，DUT）的管脚上以给应力，并且DUT的安装常常用一个大负载板，其中 测试仪的互连线具有不可忽略的影响。上文中提到的应力是由之前充好电
4、（对应力电压）的电容C放电提供的（如 图 1）。元件的阻抗包括互联线和火花隙放电引起的震荡。放电电流的波形对应 的机器模型（MM）应力显示在图1中。这个模式符合实际ESD应力模式。图 1 ESD 测试仪的原理图和 MM 应力放电电流波形上述“有力的”火花隙发送一个宽带电磁脉冲5，干扰临近它的每一个灵敏测 量装置（例如微探针等）。这种干扰严重制约着 ESD 测量仪在实时分析中的应用， 因为这样一来DUT上任何的直接精细测量都是不可能的。此外，ESD测试仪的 大尺寸使其不允许结合使用标准的实效分析设备（例如微探针站）。结合市场上可有的设备以及上述原则，有静电放电防护问题的 IC 芯片在高 能量应力
5、下工作通常是有损伤的。然而，如果损伤没有没发现，在测试中， ESD 防护问题就不会被发现而可能发生在 IC 工作时。由于上述限制，使用 ESD 测试仪对 ESD 相关故障进行的分析往往仅限于对 受损器件应力后的分析3或者对芯片上器件物理损坏过程的观测。目前用的第二种方法，是传输线脉冲（TLP）测试仪。TLP测试仪的工作 原理是通过传输线充放电的方式建立一个矩形脉冲（“模仿”应力）（如图 2）。 TLP 能够在被测设备中插入一个可控的能量源。因此， TLP 能够避免器件的物理性损 坏（当高能量脉冲因为某些原因引起损坏）。这种方法在能量等级和脉冲上升沿 时间方面能达到模仿实际应力的效果。图 2 T
6、LP 测试仪的原理图及其方波放电电流波形然而，因为 TLP 方法产生了一个放电波形，而在实际的 ESD 事件中它是不 存在的，所以它不能被用于检测基于一个复杂算法的 ESD 保护电路的工作情况。 TLP 测试器主要用于静电放电电路元件和/或器件性能的测试，它们从未被确定 为最终的 ESD 故障分析工具，因为其不能模拟真正的 ESD 事件 7。目前用于测试 ESD 故障的方法是基于对损坏器件的分析，想要试图修复故 障（通过仿真）是一个非常复杂的任务。这是因为损坏的故障的原因并不一定指 出芯片上 ESD 防护电路的问题。相反，因为在一个完整的芯片模型中非常难以 准确和实时地模拟一个 ESD 事件，
7、模型的精确度通常会降低。缩小完整芯片的 仿真模型8的方法常常用于克服这个问题，但可能在某些情况下改变电路的工 作情况甚至隐藏实际问题。最近的研究8910不仅表明了除了完整芯片模型的 复杂性，还说明了芯片上互连的 RLC 模型的重要性。为了更方便快捷的调试 ESD 相关故障，显而易见是要观察 VLSI 电路在实 际应力中的工作情况，也就是说，需要提供给电路一个实际非破坏性的 ESD 应 力，同时获得电路的工作状况。这需要 ESD 保护模块在提供了标准测试应力后 出现功能问题然后马上坏掉。可以此要求的最佳回答是著名的 ESD 保护操作窗 口定义，它定义了不同VDS和VGS电压条件下安全MOSFET
8、工作的应力边界2 （见图 3）。出现 ESD 防护功能问题是因为没有提供适当的放电电流路径，因此，在电 压通过可能会损坏的设备时超过了可靠性阈值。我们假设半导体生产技术节点定 义的可用电压高于NMOSFET的源极和漏极间的电压V并高于源极和栅极之间 物理损坏的电压V2。ESD防护的正常工作确保了电压VDS和VGS不会分别超过 V和V2。然而，若ESD防护不能正常的工作，则过高的电压跨越器件（即超过 V和v2）引起损坏。这种损伤检测不能明确的找出保护电路问题的根源。图3 ESD应力下的安全MOSFET工作窗口的例子3. ESD 调试的新方法我们提出用一个准实时应力，在能量足够低的情况下它有一个实
9、际的应力模 式，这样就不会有超过损坏电压值的电压（ESD防护工作的窗口边界值V和V2） 通过任何芯片上的器件。允许应力的多次重复。尽管有相对较高的重复率，但 DUT 能获得序列中每个应力之后的热弛豫。对放电链参数的适当选择能让我们 获得上述的条件，包括抑制火花隙辐射。它允许用微探针探测电压模式和用红外 光发射显微镜（IREM）观察电路不同电的电流路径，从而评估ESD保护机制的 功能性，包括观测其要素的实时相互作用。这种方法基于用于分析几个 VLSI 芯片的 EDS 防护行为的描述方法，制成 130nm和90nm两种工艺。这些芯片的保护电路使用了“MOSFET轨道钳位的主 动保护”方法，并用一个
10、专用的I/O线作为ESD总线2。ESD防护功能正常的芯 片被首先检查，然后被检查的是故障的芯片。图4是ESD防护功能正常的芯片 的波形。曲线显示的是一个外部电流变压器在受应力期间的电流曲线。曲线2 显示的是电压曲线，使用微探针技术（注意两个类似的机器模型（MM）的JEDEC 标准定义），同时测量ESD总线和DUT插座地面的电压。衰减的振荡电路是谐振电路的碰撞激励结合放电链的放点电容和寄生电感 所造成的。振荡衰减是由于 ESD 防护电路对放电电路能量的吸收。图5是对一个130nm的MM芯片处于准实时实际ESD应力下的的分析结果。 测量芯片上临近ESD防护电路的（防护模块分别为示意图中的点TP1和
11、TP2）I/O 端口和对应地平面的电压波形。通过微探针技术直接在芯片上测量上述的两 点，得到两点的两个电压波形后使其振幅相减，得到最终波形图。标记出来的“A” 的部分的波形，对应MOSFET钳位的正轴半个波的波形，标记为“B”的部分对应 的是负轴受钳位二极管抑制而失真的半个波的波形。电压幅度的逐渐降低是由于 应力能量在防护电路元件中的损耗：芯片封装，引线连接，芯片互连，场效应管 钳位A和二极管B。注意通过防护器件的电压值不超过3V,即远低于技术可靠 性阈值。所获得的实验结果与SPICE仿真结果一致。图4外部放SO nsecCufye0A实际esd力条件下设备测的振荡图试的芯片Atr ”.电电流
12、（曲线1）和类似MM上电压（曲线2图 5 运用微探针技术对保护电路旁差分电压的测量。IC在类似的MM ESD应力作用下防护功能正常通过观察 ESD 防护电路的正常工作状态，我们就可以区分其不正常的工作 状态。此外，有些时候防护电路不正常的工作状态在产品认证过程中是不能看出 来的，因为它仅仅只引起一个“软”错误。这是因为当出现预料外的放电电流路径 时，才会有不适当的 ESD 防护行为。这严重影响了芯片的可靠性。这种不正常 工作的另一个结果可能是应力能量损耗的显著的重新分配，这会引入随机故障。 “ESD 防护是否在按照它被设计的那样在工作？”对于这个问题，只有检测 ESD防护模块在应力下的工作情况
13、时才可以给出一个自信的回答。我们分析了 90nm 芯片的 ESD 防护功能，它在 ESD 标准资格认证时失败了。 我们用微探针对芯片上临近防护器件的源和地之间进行直接测量（图 6 中的 TP1 和 TP2 分别对应曲线 3 和 4 ）。注意，由此产生的波形图（曲线 1 ）不同于图 5 。 我们可以讨论一下两个主要的区别。第一个区别是在 ESD 事件的一开始，存在（在设备故障的情况下）一个具有非常高幅度（高于15V）的短电压脉冲。注意, 关于阈值，一个NMOSFET的源极和漏极之间能加的最高安全电压要低于8V2。 第二个区别是通过故障的防护器件的电压的波形形状在 ESD 受应力期间不能清 晰的显
14、示“钳位”。上述的短电压脉冲具有共振特性，这时由于芯片和互联线的寄生 RLC 特性 引起的10。图 6 中的曲线 2 进一步说明了芯片上互连对 ESD 保护性能有重要影 响。寄生LC元件的共振作用使芯片上互连引起的电压共振具有相对高的频率（因 为 L 和 C 的值相对来说都比较小）。不同线路上的电压振荡在某些元件的连接点 可能具有不同的相位。这个可能不同的相位差引入可能会导致电压峰值如此高以 至于导致器件的损坏。通常它们已经超出了 ESD 防护电路的工作范围而不能被 它抑制。对应故障芯片（图6，曲线1）中NMOSFET“钳位”的缺失描述了一个模式, 即典型的众所周知的骤回防护类型，显然，在 V
15、LSI 电路测试中是没有使用的。 因此我们可以得出这样的结论， NMOSFET 钳位的错误双极性是触发电路的故障 引起的，其目的是激活 MOSFET 钳位。类似故障的进一步调查显示，寄生 BJT 器件在 NMOSFET 钳位在三级管区域（其工作状态的描述见 12）而非常见的 MOSFET 被激活的情况确实存在。图6用微探针技术对防护电旁的差分电压测量。曲线2是曲线防护电路旁边源和地位置的电压的重叠（对应曲线 3 和 4）1的放大，是上述提到的方法，是通过使用不断重复非破坏性的准实时 ESD 应力允许通过设备进行“累计测量”来观测 VLSI 电路的工作状况。这样一来我们就可以用红 外线发射显微镜
16、（IREM）来监测ESD应力耗散电流路径。这个技术可以让我们 分辨强红外辐射，这是由于由于电流流过正向偏置 PN 结以及弱热电子的红外线 辐射（MOSFET在夹断模式下电子通过耗尽层所特有的辐射）13。MOSFET 钳位元件的正常工作预计不会被检测到，因为它仅仅在一个非常短 的切换时间内通过夹断层。当正向电流通过时，该寄生BJT晶体管的发射极-基 极结点处的电子发射具有很高强度。图7显示的是一个有独立通用电源的130nm VSLI芯片的I/O对的图像，这 是I/O在ESD应力下的部分。图中有两个区域分别位于I/O单元两侧，作为I/O 组的终端，它们比其他的I/O单元（I/O组的中部）具有更强烈的辐射。通过分 析释放强度在I/O单元
