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1、Altium desig ner PCB adva nee rules覆铜咼级连接万式SEED#Altium desig ner PCB adva nee rulesSEED#Altium desig ner PCB adva nee rules其他默认设置，点击下边的priorities把GND-Via规则优先级置最咼，(1为最咼，2次之)如下图：-dOesigri RulesName+ 狀 ElectricalPoliigorConnectNameGND-Via匚 omment+Full Query IsViaWhere The First Object MatchesOaiiOn臥ONe
2、t Class.； Layer二:Net and Lays.Advanced (Query)SMT MakPlane- _ Power Plane Connect StlePlaneConnect- Power Plane Clearance_ PlaneCfoarance如过孔全连接，焊盘热焊盘连接；顶层GND网络全连接，其他层热焊盘连接线宽0.3mm在 AD PCB 环境下，DesignRulesPlane Polygon Connect style，点中 Polygon Connect style，右键点击 new rule 新建一个规则点击新建的规则既选中该规则，在name框中改变里面
3、的内容即可修改该规则的名称，默认是 Polyg on Co nn ect_1 ，现我们修改为 GND-Via，选项 Where The Frist Object Matches 选Advaneed ( Query)， Full Query 输入 IsVia(大小写随意)，Connect Style选 Direct ConnectPolygon Connect SHImport Rules_ Polyjgonronnect if T e$tpointManuFacluringHigh Speedd J PlacementSignal IntegrityQuery Helper.Query Bui
4、lderWhere The Second Object MatchesFull Query OCX.； Net and LayerAdvanced (Query)Query Builder ConstraintsSEED#Altium desig ner PCB adva nee rulesConnect StyleDirect 匚onnectvPrionitp EnabledNameScopeAttributesHOIHLdHGND-Via皿 AllStyle Direct Connect27PolygonConnectAll AlStyle 亠 Relief Connect Width =
5、 10mil Angle = 90 it Ertrie回到PCB设计环境下进行覆铜，覆铜网络选GND，覆好铜以后对于网络为GND的Via (过孔)将为全覆铜的连接，而非默认的relief connect方式(热焊盘方式)，由于规则是对过孔的全连接覆铜，所以对于焊盘的覆铜是热焊盘方式连接方式，见下图(左)o 0 0如果想过孔和焊盘多用热焊盘方式，那在Full Query修改为IsVia or Is pad ，更新下刚才的覆铜，地焊盘也全连接了，如上图(右)同样也可 以 Full Query 为 Is pad，InNet( GND ) , InNet(GND ) And OnLayer(TopLa
6、yer), InComponent(U1) , InComponent(U1 ) OR InComponent(U2 ) OR InComponent(U3 ) , innetclass(Power)等等1.InNet( GND )对于网络名为 GND的网络进行覆铜连接，覆铜连接规则采用lnNet( GND )的覆铜连接规则，注：InNet( X ),X为PCB中的网络名，Connect Style 可 全连接 或 热焊盘 或 无连接 方式；热焊盘方式还可设置2 , 4连接，45度，90度和连接线宽，下面的也类同；2.InNet(GND)And OnLayer(TopLayer)，对于位于To
7、pLayer 层的GND网络进行的覆铜采用该覆铜连接规则，OnLayer(X),X为层名，层名称修改可通过Desig nLayer Stack Man ager,双击层名称修改。；3.InComponent(U1)，对于元件U1的覆铜采用该覆铜连接规则，U1上有个X网络，同时覆铜的网络也为X,这样改规则才有效果，例如U1上有个管脚连接到 GND网络，同时覆铜网络选GND,此时改规则才有效果；否则等于没有这个规则，与不建立规则效果一样；4.InComponent(U1)OR InComponent(U2)OR InComponent(U3)对于 元件 U1,U2,U3 采用该覆铜连接规则， 即
8、U1,U2,U3多采用改覆铜连接规则，关系是OR ,而非AND;innetclass(Power), Power类网络的覆铜连接方式规则，DesignClasses创建一个规则类，类的方式有多种，网络类，元件类，层类等。网络类指向PCB中的网络名，层类指向 PCB中的元件(焊位)，层类指向PCB中的层；例：innetclass(Power)，在net classes(网络类)下新建一个规则(new rule )，同样是右键增加，并改名为Power，选中这个网络类规， 添加左边的的网络到右边去，比如添加GND ,VCCINT ,VCC3.3,VCC1.2,VCCA,GNDA等这样在多个多个网络的
9、不同覆铜就不用分别建立GND , VCCINT , VCC3.3 , VCC1.2 , VCCA , GNDA的覆铜连接规则，自需要建立一个网络类覆铜连接规则即可，在覆铜的时候覆铜网络连接到相应的网络即可；注意：所有上面的规则多要设置相应的优先级和新建规则，新建规则的优先级设为高，默认规则的优先级最低，其他优先级看实际排列。所有选项 选 Where The Frist Object Matches选Advaneed (Query), Full Query输入相应的数据命令，对于相对简单的类似只是网络和层的覆铜连接InNet(GND) AndOnLayer(TopLayer)-顶层地网络的覆铜连
10、接方式，可选择 The Frist Object Matches-Net and Layer，在里面的下拉框中选择相应的 Net和Layer后。Full Query框软件会执行填充数据，完成后 Apply OK回到PCB中(Full Query框中语法错误，软件会提示 错误，而填入一个不存在的层或网络名则不会)，再在PCB进行覆铜选择相应的覆铜网络即可，覆铜间距默认是10mil，如需特殊间距则需修改间距规则；SEED#Altium desig ner PCB adva nee ruleseaianci护 Dea(c | 申摯 Short-Crc护 ShorN -护 Un-RouteP UnRo
11、 瓷 UnConm + RoutingRule.Export.Export Rules.Import Rules.Where The First Object MatchesOaiiONetC Net ClassO LayerNet and Layer Advanced (Query)Query HeJper ,Full Queryinpolygon|Query Builder高级间距规则比如覆铜间距16mil，其他安全间距 8mil，过孔到过孔间距 100mil，焊盘到焊盘间距 lOOmil，焊盘到过孔间距lOOmil，顶层地覆铜0.8mm，顶层VCC3.3与VCC1.8覆铜间距0.5mm等
12、Altium Designer的间距规则默认为一个10mil间距，没有区分焊盘到焊盘，过孔到过孔，走线到覆铜等的间距，想要高级规则，必须自己新建。在PCB设计环境下 DesignRulesElectricalClearanee ，同样右键新建一个间距规则并重命名为 Poly，Where The First Object Matches 选 Adca need（ Query）， Full Query 输入 in polygon，Con strai nts 把默认的 10mil 修改为 20mil，优先级 Poly 比默认的的 Cleara nee 的 10mil 高，这 2个间距规则共同构成覆铜
13、间距为20mil，其他间距例如走线到走线，走线到焊盘过孔间距为10mil的规则，如下图：-Design RulesComment_ g ElectricalSEED#Altium desig ner PCB adva nee rulesSEED#Altium desig ner PCB adva nee rulesConstraints：iesDifferent Nek OnlyMinimum Clearance 20milPrioriEnabled NameScopeAttributes1inpolygon - Allearance= 20|2ClearanceAllAllDea rance
14、=WmilRufe Type： ClearanceSEED#Altium desig ner PCB adva nee rulesSEED#Altium desig ner PCB adva nee rules下2图是过孔覆铜全连接 viaco nnect，默认安全间距cleara nee 8mil，覆铜间距16mil规则的覆铜，in polygon是所有的覆铜，如果想要其他覆 铜间距，则需要在新建覆铜规则，比如VCC3.3覆铜0.5mm , VCC1.8覆铜间距0.6mm，其他覆铜0.4mm ;优先级16mil的最低；覆一片铜到 VCC3.3网络同时起名该覆铜为VCC3.3-ALL;覆一片铜到VCC1.8网络同时起名该覆铜为 VCC1.8-ALL;同样要兴建间距规则，见下面第3-6张图：SEED#Altium desig ner PCB adva nee rulesSEED#Altium desig ner PCB adva nee rules(+3 Design Rultt -J*
