《电器与可编程控制器应用技术复习题》由会员分享，可在线阅读，更多相关《电器与可编程控制器应用技术复习题（5页珍藏版）》请在金锄头文库上搜索。
1、电器与可编程控制器复习题部分答案一 填空1. CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三 部分组成。2. 图形文件的扩展名是GDF仿真通道文件的扩展名是 _SCF_,波形文件的扩展名是_WDF，使用VHDL语言，文本设计文件的扩展名是.VHD。3. VHDL基本结构为.USE定义区，.PACKAGE定义区，ENTITY 定义区 ARCHITECTURE 定义区，和 CONFIGURA TION 定义区。4指出下面图形中节点的类型Ctrl _输入_clk J俞入一state_隐含_Q3.O输出5.结构体的描述方式 l Structure 描述、Date F
2、low 描述、Behavior Process 描述。6填出标注框中的内容LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY if_case ISPORT(a, b, c, d : IN Std_Logic;进程语句敏感信号表sel : IN Std_Logic_Vector(1 dow nto 0); y, z : OUT Std_Logic);END if_case;IF sel=00 THEN y =a;ELSIF sel=01ARCHITECTURE logic OF i BEGIN if_label: PROCESS(a, b, c, d,
3、 sel)BEGINTHEN y = b;ELSIF sel=10 THEN y = c;ELSE y = d;END IF;END PROCESS if_label;二、简答题1. 在可编程逻辑电路设计中竞争和冒险是怎样产生的，如何避免。答：当某一时刻同时有一个以上的信号发生变化时容易产生毛刺；组合逻辑电路是会产生竞争冒险的。(2)避免方法：（1）增加延时时间短的引脚的传输路径使引脚间的传输时间相同即信号同时发生变化。增加同步电路（3）改变编码方式2. 什么是边界扫描测试技术 ？它解决什么问题？答：边界扫描测试技术（Bou ndary Scan Test ing , BST ）,主要用于解决
4、可编程逻辑器件芯片的测试问题。这种测试可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使逻辑追踪引脚信号，或是从引 脚或器件核心逻辑信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出 并在器件外部同预期的结果进行比较。标准的边界扫描测试只需要五根信号线，即TDI （测试数据输入）、TDO （测试数据输出）、TRST （测试复位输入） TMS （测试模式选择）和 TCK （测试时钟输入） ， TRST 能够对电路板上所有支持边界扫描的 芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。3. 简述MAX+PLUS H的设计流程
5、。答：MAX+PLUS H的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。设计输入：可以采用原理图输入、 HDL 语言描述、及波形输入等几种方式。设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据 设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编 程文件，供分析仿真和编程使用。设计校验（项目仿真） ：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目 的逻辑功能是否正确。器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programm
6、er ）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。4. 设计时怎样选择 CPLD 和 FPGA 芯片？答：从以下几个方面进行选择：1. 逻辑单元CPLD中的逻辑单元是大单元，通常其变量数约2028个。FPGA逻辑单元是小单元，其输入变量数通常只有几个，2. 内部互连资源与连线结构FPGA单元小、互连关系复杂，所以使用的互连方式较多。CPLD不采用分段互连方式，它使用的是集总总线。3 .编程工艺CPLD属于只读（ROM ）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改 变
7、就要进行重新擦写。 FPGA芯片采用RAM型编程，功耗低，但掉电后信息不能保存，必须与存储器联 用。每次上电时须先对芯片配置，然后方可使用。4 .规模逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。对于大规模的逻辑设计，则多 采用FPGA.5. FPGA和CPLD封装形式的选择FPGA和CPLD器件的封装形式很多。同一型号的器件可以多种不同的封装。三、知上升沿控制的 D触发器（原理图如下）判断下列程序是否有错误，如有则指出错误所在，并给出完 整程序。wsi-wdIF - Wnwrfnrm fdiirw丄|凶Ref O.Ons*| + | Time:O.Ons| Interva
8、l: O.OnsType-,Value-.2DD.Ddb4DD.DhBEOD.QnefflO.QInsm-ctrl1 INPUT “Jc1j-elkINPUT0LTLrLTLrLrLrurLTLTLRMACHINE如-WQ|3.OREGB0001ono i 加oi d 粧 i oojfiooo )(ooa i；(ooi o 迪 i ooi ooo 勒 ii o ooaojlU答：library ieee;use ieee.std_logic_1164.all; en tity dff1 isport(clk,d:in std_logic;Q:out stdo gic); end dff1;ar
9、chitecture one of dff1 isbeginprocess(clk)beginif elk event and clk=1then Q=d;end if;end process;end one;四、解释程序要求：1. 解释带有下划线的语句。2. 画出该程序的引脚示意图。3. 说明该程序逻辑功能。程序一library ieee; 义元件库 use ieee.std_logic_1164.all; 使用 ieee 库中ENTITY mux21 is 定义实体port(a,b,s:in bit;a, b, s 为输入端口，数据类型bity:out bit);end mux21a;ar
10、chitecture one of mux21 is 定义结构体 beginy=a when s=0 elseb; 当 S=0 时 y=a，否则等 b end one;逻辑功能：二选一数据选择器程序二Library ieee;Use ieee.stdo gic_1164.all;Use ieee.std_logic_ un sig ned.all;En tity up_dow n is定义实体Port(clk,rst,e n,up:in std_logic;Sum:out std_logic_vector(2 downto 0); 输出，标准逻辑位向量Cout:out std_logic);E
11、nd;Architecture a of up_dow n isSignal count: std_logic_vector(2 dow nto 0); 定义信号Begi nProcess(clk,rst)进程，敏感信号 clk, rst Begi nIf rst= O thenCount异步清零 Elsif risi ng_edge(clk) the n女口果上升沿If en= 1 _ thenCase up isWhen 1= countcount=count-1;当 up=1，减法计数 End case;End if;End if;End process;Sum=co unt;Cout = 1 whe n en= 1 and (up= 1 and coun t=7) or (up=cbun t=0) else0En d;逻辑功能：是一个3位增1/减1计数器：当输入信号UP等于1时计数器增1;当输入信号 UP等于0时计数器减1。五、编程题l 编写包含以下内容的实体代码端口 D为12位输入总线端口 OE和CLK都是1位输入端口 AD为12位双向总线端口 A为12位输出总线端口 INT是1位输出端口 AS是一位输出同时被用作内部反馈2利用MAX+PLUS H库中元器件 D触发器（图形符号见图 1）和与元件例化，完成如下图所示的电路设 计。my_desiad11
