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1、本文格式为Word版，下载可任意编辑基于FPGA的半整数分频器设计 基于FPGA的半整数分频器设计 一.系统设计任务及功能概述 1.系统设计任务基于FPGA的半整数分频器设计 任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23 、25MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。 2.小数分频的根本原理 小数分频的根本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过操纵单位时间内两种分频比展现的不同
2、次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（910+111）/（9+1）=10.1 3.系统功能概述 本系统是一个基于FPGA的半整数分频器，具有以下功能：有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号 二.系统设计方案和程序设计 1.系统设计方案 由于分频比为2.5，因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成。 f0=5MHz异或门模N计数器f0/(N-0.5)2分频
3、器f0/(2N-1)Q(5分频）OUTCLK(2.5分频） 由于分频比为2.5那么本测验中先要设计一个模11的计数器，然后建立模11计数器的元件，再利用原理图设计完成分频器的设计 2.VHDL程序设计 Q(五分频）模11计数器VHDL程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSHQ11 IS -定义实体JSHQ PORT(CLR,ENA,CLK:IN STD_LOGIC; QA,QB,QC,QD:OUT STD_LOGIC); END ENTITY JSHQ
4、11; ARCHITECTURE ART OF JSHQ11 IS -定义了布局体 SIGNAL CQI: STD_LOGIC_VECTOR(0 TO 3); BEGIN PROCESS(CLK,CLR,ENA)IS -进程开头，CLK,CLR,ENA为敏感信号 BEGIN IF CLR=1 THEN CQI= ELSE 1 IF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=10THEN CQI= ELSE CQI=CQI+1; END IF; END IF; END IF; END IF; END PROCESS; QA=CQI(0); - 信号赋值
5、 QB=CQI(1); QC=CQI(2); QD=CQI(3); END ARCHITECTURE ART; 接口 名称 INCLK OUTCLK Q 类型 (输入/输出) IN OUT OUT 布局图上 的信号名 inclock outclk q 2 3 4 引脚号 说明 系统时钟 21MHz 系统输出 系统输出 3.输入、输出接口说明 三、仿真结果及原理图 1.模11计数器仿真波形图 图1计数器仿真波形图 2 2.模11计数器元件图 图2计数器元件图 3.半整数分频器原理图 图3分频器原理图 4.半整数分频器仿真波形图 3 图4分频器仿真波形图 5.半整数分频器元件图 图5分频器元件图 三.课程设计总结 本次试验采用了程序与原理图相结合的设计方法，主要编写计数器的程序实现分频。经过一段时间的测验操作使我纯熟的掌管了对软件maxplus2的使用，加深了对VHDL语言的了解，提高了编程才能。 掌管了确定的改错才能，业余还了解了一些关于EDA在实际中扮演的重要角色。这次实习获益匪浅，增加了对这门课的兴趣。 四. 4
