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1、JINGGANGSHAN UNIVERSITY毕业论文基于FPGA的U盘主控架构与验证设计院（系：电子与信息工程学院专业年级：08级电子信息科学与技术姓 名：学 号：80514073 指导老师：讲师2012年5月13日基于FPGA的U盘主控架构与验证设计摘要随着市场对u盘的需求越来越大，价格与功能成为各生产商的竞 争主力。对于单价差异不大的U盘，消费者往往更关心的是功能的多 元性。因此，如何让U盘控制器更具兼容性与扩展性，已成为当前各 主控厂商最关注的问题。然而由于商业技术保密，加上研发人员对该 领域很少问津等原因，导致u盘的性能难以得到快速更新。本文从U盘的核心出发，深入研究主控制器芯片内部
2、结构与设计方 案。通过研究分析，该结构主要由USE收发器、USE串行引擎、8位 /16位专用处理器、FIFO控制器、NAND FLASH与ECC控制器组成。本文重点讲述专用处理器的架构与设计流程，根据计算机内存管理 机制和任务调度机制，基于FPGA设计ASIC的方法，实现数字前端 设计，并在USB2. 0开发套件(EP1C6Q240N+CY7C68013) 得到验证。关键词：，FPGA, U盘主控，ASIC,专用处理器，USB, NAND FLASHmaseter of architereture and verification ofdesign based on FPGA UdiskAbs
3、tractwith the growing market demand for U disk, the price and function as the main competition of the manufacturers, U disk unit price difference is small consumers are oftern more concerned with the diversity of functions. Therefore, how to make aUdisk controller more compatibility and scalability,
4、 has become the greatest concern of the current master manufacturers. However, due to the confidentiality of commercial technology, coupled with R&D personnel in this area rarely cares and other reasons, leading to U disk erformance is difficult to get quick updates. Deparature from the core of the
5、U disk, in-depth study of the internal structure and design of the main controller chip. Through research amd analysis of the structure by the USB transceiver, USB serial engine, 8/16 a dedicated processor , FIFO controller, NAND Flash ECC controller composition.KEY words:FPGA, Udisk master, ASIC, d
6、edicated processor, USB, nand flash摘要21 U 盘51. 1 U盘概要51. 2 U盘主控方案51. 3 FLASH晶片类型52协议概要62. 1 ULPI 协议62. 1. 1 ULPI主要功能及原理62. 1. 2工作模式82. 1. 3 UMTI+特性82. 1.4传输与接收命令92. 2 USB Mass storage 协议102. 2. 1命令块数据包(CBW) 112. 2. 2命令状态包(CSW) 122. 2. 3 19 种指令132.2.4 U盘初始化流程命令： 143 U盘系统架构153. 1系统架构对比15由于USB接口流程复杂，且涉
7、及很多电气规范，本文则不讨论XCVR和SIE。163. 2设计结构173. 3工作流程184部分功能验证194. 1 USB控制器代码194. 2验证举例21参考文献23结束语231. 1 u盘概要主要是由USB插头、主控芯片、稳压IC(LDO)、晶振、闪存(FLASH)、PCB板、帖片电阻、电容、发光二极管(LED)等组成。1.2 U盘主控方案国内的主控有：擎泰，群联，慧荣，联盛，鑫创，安国，芯邦1. 3 FLASH晶片类型Flash芯片生产市场几乎被三星，英特尔，海力士，东芝几家给垄断。 市场上有部分大容量存储晶片的制程已经接近20nm。FLASH的结构有三种：SLC (Single-Le
8、vel Cell)即 lbit/cell,速度快寿命长，价格昂贵(约 MLC 3 倍以上的价格)，约10万次擦写寿命；MLC (Multi-Level Cell)即 2bit/cell,速度一般寿命一般，价格一般，约 5000-10000次擦写寿命；TLC (Trinary-Level Cell)即 3bit/cell,有的 Flash 厂家也叫 8LC,速度慢， 寿命短，价格便宜，约500次擦写寿命，目前还没有厂家能做到1000次。原片：即完全通过生产检测的圆晶。白片：即有一点点瑕疵，被厂家刷下来的。 黑片：有较多的坏块，但是其中也有大部分是好块。2协议概要2. 1 ULPI 协议ULPI
9、全称为 USB2. 0 Transceiver Macrocell Low Pin Interface,此协议 是针对USB2. 0的信号特点进行定义的，分为8位或16位数据接口。目的是为了 减少开发商的工作量，缩短产品的设计周期，降低风险。此接口模块主要是处理 物理底层的USB协议及信号，可与SIE整合设计成一专用ASIC芯片，也可独立 作为PHY的收发器芯片，下以8位接口为例介绍PHY的工作原理及设计特点。2. 1. 1 ULPI主要功能及原理首先，为保证兼容性，PHY支持全速和高速工作模式。为此高速集线器(Root Hub 或Hub)能够检测设备是高速端口还是全速端口，以作相应的速度模式
10、进行工作。 因此，信号接口能实现以下功能：(1) 不同速率接口之间的动态传输(2) 高速设备检测(Highspeed Detection Handshake)(3) 高速设备断开检测(HS_Disconnect)(4) 能传输高速/全速差分信号(要求阻抗匹配)(5) 发送和检测高速包开始信号(SYNC)(6) 发送和检测高速包结束信号(E0P)(7) NRZI 编码和位填充(Bit Stuff / Bit Unstuff)(8) 支持挂起和复位的操作ULPI 物理层接口包括 lClk I/O)、data (I/O)、dir (0)、stp(I)、nxt (0)； 各接口的功能：Clk:输入输出
11、同步时钟(60MHZ)oData:数据总线，总线初始化为非0,由上升沿触发(8位)，传入00表 示总线IDLE.,Dir: 1 :获得总线权,传入数据(PHY TO LINK) 0传出数据(LINK TO PHY), 同时监视总线活动状态，当PHY内部PLL不稳定时DIR被拉高。Stp:停止数据传输，并将DIR拉低。一般在数据包末端时拉高Nxt:表示当前字节已经接收，并指向下一个字节2. 1. 2工作模式Mode NameMode DescriptionSynchronous ModeThis is the normal mode of operation. The clock is runn
12、ing and is stable with the characteristics defi ned in sectio n 3.6. The ULPI in terface carries comma nds and data that are synchronous to clock.Low Power ModeThe PHY is powered down with the clock stopped. The PHY keeps dir asserted, and the data bus is redefined to carry LineState and interrupts.
13、 See secti on 3.9 for more in form at i on.6-pin FS/LS Serial Mode (optio nal)The data bus is redefined to 6-pin serial mode, including 6 pins to transmit and receive serial USB data, and 1 pin to signal interrupt events. The clock can be enabled or disabled. This mode is valid only for implementati
14、ons with an 8-bit data bus. See section 3.10 for more information.3-pin FS/LS Serial Mode (optio nal)The data bus is redefined to 3pin serial mode, including 3 pinsto transmit and receive serial USB data, and 1 pin to signal interrupt events. The clock can be enabled or disabled. See section 3.10 fo
15、r more information.Carkit Mode (optio nal)The data bus is redefi ned to Carkit mode Ref 6, in eluding 2 pins for serial UART data, and 1 pin to signal interrupt events. The clock may optionally be stopped. See section 3.11 for more information.Table 3 - Mode summary2. 1. 3 UMTI+特性必须在23个时钟内精确的反应D+/D-线上状态(Linestate) 要滤除由于在D+/D-之间的歪斜导致假的SE0/SE1状态出现。过滤时间LS：14 个CLOCK, HS/FS : 2 个3.8.1.1Transmit Command Byte (TX CMD)The Link initiates transfers to the PHY by sending the Transmit Command byte of Table 6 The TX CMD byte consists of a 2-bit com mand
