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1、引言在计算机的数据通信中，外设一般不能与计算机直接相连，它们之间的信息交换主要存在以下问题：（1） 速度不匹配。外设的工作速度和计算机的工作速度不一样，而且外设之间的工作速度差异也比较大。（2） 数据格式不匹配。不同的外设在进行信息存储和处理时的数据格式可能不同，例如最基本的数据格式可分为并行数据和串行数据。（3） 信息类型不匹配。不同的外设可能采用不同类型的型号，有些是模拟信号，有些是数字信号，因此采用的处理方式也不同。为了解决外设和计算机之间的信息交换问题，即需要设计一个信息交换的中间环节接口。UART 控制器是最常用的接口。通用异步收发器（UniversalAsynchrONousRec
2、eiv2er/Transmitter,UART）是辅助计算机与串行设备之间的通信，作为 RS232 通信接口的一个重要的部分，目前大部分的处理器都集成了 UART。1 UART 的数据格式UART 的数据传输格式如图 1 所示。图 1UART 的数据传输格式由于数字图像亚像素在计算机中是用 8 位二进制表示，因此 UART 传输的有效数据位为 8 位。传输线在空闲时为高电平，因此有效数据流的开始位设为 0。接着传输 8 位有效数据位，先从最低位开始传送。奇偶检验位可以设置为奇检验、偶校验或者不设置校验位，由于本系统使用的传输速率不高，为了加快开发进程，减少电路面积，因此没有设计奇偶检验模块，数
3、据流中不设奇偶检验位。最后停止位为高电平。2 UART 的基本结构设计的 UART 主要由 UART 内核、信号检测器、移位寄存器、波特率发生器和计数器组成，如图 2所示。图 2UART 基本结构UART 各个功能模块的功能如下文所述。2.1 信号检测器模块信号检测器用于对 RS232 的输入信号进行实时监测，一旦发现新的数据则立即通知 UART 内核。信号检测器的仿真波形如图 3 所示。图 3 信号检测器仿真波形图其中，RxD 第一次为低时，new_data 信号阐述输出，之后 RxD 又变低，但由于信号检测器处于锁定状态，所以 new_data 信号并没有输出；最后，reset_n 信号将
4、信号检测器复位，RxD 再次变低时， new_data 又有输出。可见信号检测器的实现完全正确，其功能完全符合设计要求。2.2 移位寄存器模块移位寄存器模块的作用是存储输入或者输出数据。当 UART 接收 RS232 输入时，移位寄存器在波特率模式下采集 RS232 输入信号，且保存结果；当进行 RS232 输出时，UART 内核首先将数据加载到移位寄存器内，再使移位寄存器在波特率模式下将数据输出到 RS232 输出端口上。移位寄存器的仿真波形图如图 4 所示。图 4 移位寄存器仿真波形图如图 4 所示，移位寄存器在复位后的每个时钟的上升沿工作。由于数据发送时是先发送有效数据的最低位，因此移位
5、寄存器是将接收的数据由高位向低位移动，dout 输出移位寄存器的最低位。图中的 regs 数据用 16 进制表示。2.3 波特率发生器模块波特率发生器的功能是产生和 RS232 通信所采用的波特率同步的时钟，这样才能方便地按照 RS232 串行通信的时序要求进行数据接收或者发送。比如，波特率为9600b/s,即每秒传输 9600b 数据，则同步的波特率时钟频率为 9600Hz,周期为 1/9600=0.10417。相当于设计波特率时钟的基本思路就是设计一个计数器，该计数器工作在速度很高的系统时钟下，当计数器计数到某数值时将输出置高，再计数到一定的数值后再将输出置低，如此反复便能够得到所需的波特
6、率时钟。该系统所用的 FPGA 系统时钟为 50MHz,RS232 通信的波特率为 9600b/s,则波特率时钟的每个周期5208 个系统时钟周期。假如要得到占空比为 50%的波特率时钟，只要使得计数器在计数到 1604 时将输出置高，之后在计数到 5208 时将输出置低并且重新计数，就能实现和 9600 波特率同步的时钟。为了便于仿真，使计数器计到 2 时将输出置高，之后计到 4 时将输出置地并且重新计数。波特率发生器的仿真波形图如图 5 所示。图 5波特率发生器仿真波形图观察波形可以看到波特率发生器每经过 4 个时钟周期输出 1 个完整的波特率时钟周期，占空比为 1/2,并且在每次输出波特
7、率时钟周期之后输出 1 个系统时钟脉宽的提示信号 indicator,UART 通过此信号来了解波特率发生器已输出的波特率时钟周期个数。由波形图可见波特率发生器的工作完全满足设计的要求。2.4 计数器模块计数器模块的功能是可控的，在输入时钟的驱动下进行计数，当达到计数上阈时给 UART 内核一个提示信号。在不同的工作状态下，计数器模块的输入时钟是不同的。UART 在数据发送之前需要进行数据加载（即将串行序列保存在移位寄存器内），在此工程中计数器模块的输入时钟为系统时钟，因为此时移位寄存器也工作在系统时钟下。除了数据加载，另外 2 个需要计数器模块的过程是数据接收和数据发送。由于这两个过程中移位
8、寄存器工作在波特率时钟下，所以计数器模块的时钟就是与波特率时钟同步的波特率发生器提示信号 indicator,这样每输出 1 个完整的波特率时钟周期计数器就能增加 1。计数器的仿真波形图如图 6 所示。图 6计数器仿真波形图计数器在复位后并且 ce 有效时开始计数，并且在第 10 个时钟周期输出提示信号 overflow。2.5 发送数据缓冲器模块发送数据缓冲器模块的功能是将要发送的并行数据转换成串行数据，并且在输出的串行数据流中加人起始位和停止位。缓冲器首先将要发送的 8 位数据寄存，并在最低位后添加起始位0 ，在最高位前添加停止位1 ，组成 10 位要发送的数据，然后根据 UART 内核模
9、块的计数值将相应的数据送入移位寄存器输入端。UART 内核模块输出的计数值是从 0 依次计到 9,即先将要发送数据的最低位送入移位寄存器。发送数据缓冲器的仿真波形图如图 7 所示。图 7发送数据缓冲器仿真波形图由波形图可知，发送数据缓冲器在复位后，在输入的计数值 si_count 为0 时，send_si 输出起始位0 。在输入的计数值 si_count 为 18 时，send_si 分别输出 send_bus 上相应的数据位。在输入的计数值si_count 为 9 时，send_si 输出停止位1 。2.6 UART 内核模块UART 内核模块是整个设计的核心。在数据接收时，UART 内核模
10、块负责控制波特率发生器和移位寄存器，使得移位寄存器在波特率时钟的驱动下同步地接收并且保存 RS232 接收端口上的数据。在数据发送时，UART 内核模块首先根据待发送数据产生完整的发送数据序列（包括起始位、数据位和停止位）， 之后控制移位寄存器将序列加载到移位寄存器的内部寄存器里，最后再控制波特率发生器驱动移位寄存器将数据串行输出。UART 内核模块的主要功能是控制数据接收、数据加载和数据发送的过程，这可以用状态机来实现，其状态图如图 8 所示。图 8UART 内核状态转移图（1） 数据加载过程。数据的接收过程可以定义 3 个状态：空闲“idle”状态、接收“receive”和接收完成“rec
11、eive_over”。UART 内核模块在复位后进入空闲状态。如果信号检测器检测到数据传输，即new_data=1 ，UART 内核检测到此信号就会进入接收状态。在 UART 进入由空闲状态转为接收状态过程中，需要进行一系列的接收预备操作，包括将子模块复位、选择移位寄存器串行输入数据以及选择移位寄存器的输入时钟等。进入接收状态后，波特率发生器开始工作，其输出波特率时钟驱动移位寄存器同步的存储 RS232 接收端口上的数据，并且其提示信号“indicator” 驱动计数器进行计数。当所有数据接收完成，计数器也达到了其计数的上阈，此时 overflow=1 ，通知UART 内核进入接收状态。UAR
12、T 内核进入接收完成状态的同时，会检奇偶校验的结果，同时使得子模块使能信号无效，以停止各个子模块。UART 内核的接收完成状态仅保持 1 个时钟周期，设置这个状态的作用是借用一个时钟周期复位信号检测器，准备接收下次数据传输。检测器，准备接收下次数据传输。（2） 数据加载和发送过程。数据加载和发送的过程都是为发送数据而设定的，所以将它们放在一起进行介绍，可以用 4 个状态来实现上述的过程，即空闲、加载、发送和发送完成。其中的空闲状态是UART内核复位后的空闲状态，与上面介绍的数据接收过程的空闲状态一致。数据加载过程在数据发送过程之前进行。UART 内核复位后进入空闲状态，当探测到发送控制信号有效
13、时，即 send=1，便会进入加载状态开始数据加载。在进入加载状态的同时，UART 内核会将移位寄存器、计数器复位，并且通过选择信号使得移位寄存器的输入为发送数据缓冲器模块产生的串行数据序列，使得移位寄存器和计数器的工作时钟为系统时钟。进入加载状态后，在 UART 内核控制下，发送数据缓冲器模块会将完整的待发送序列加载到移位寄存器的数据输入端，发送的序列是和系统时钟同步的，移位寄存器在系统时钟的驱动下不断读入输入端数据并保存在内部寄存器内。在移位寄存器加载数据的同时，计数器也在时钟的驱动下进行计数，由于都是工作在系统时钟下，所以当所有数据被加载时，计数器也达到了计数的上阈（即串行数据的总量），
14、此时overflow=1，通知UART 内核进入发送状态。UART 内核进入发送状态的同时会改变几个选择信号，比如将移位寄存器的时钟设为波特率时钟，将计数器时钟设为波特率的提示信号，最重要的是将输出信号送到 RS232 的发送端口 TxD 上。发送的过程和接收类似，移位寄存器在波特率时钟的驱动下内部寄存器的数据串行的发送出去，同时计数器在波特率发生器的提示信号驱动下进行计数。UART 内核在计数器到达计数上阈后便进入发送完成模式，并且输出发送完成信号。3 UART 顶层模块的仿真测试将上述各个模块的 VHDL 代码生成原理图符号，并在原理图编辑工具中将各个模块连接起组成 1 个完整的 UART
15、 模块。为了验证 UART 模块的正确性，对 UART 的发送过程和接收过程分别进行了波形仿真。为便于观察波形，波特率产生器设置为 4 个系统时钟产生一个完整的波特率时钟。图 9 是 UART 模块接收过程的仿真波形图。图 9UART 数据接收过程的仿真波形图由仿真波形图可以看出，接收端 RxD 上的数据序列为 0101010101,起始位0后为数据位“10101010”，最后一位为停止位1。在 10 个波特率时钟之后，UART 发出 1 个接收完成信号 recv=1，并在数据输出端“new_data”将接收的数据输出给后续数据处理模块。由于发送数据时首先发送数据的最低位，因此接收的数据应为“01010101”，将光条放置数据输出端“new_data”的数据输出波形上，可以从数据栏看到此时数据输出端 new_data=“01010101”，UART 数据接收功能完全正确。图 10 为 UART 发送过程仿真波形。由图可以看出，send=1后待发送数据为“010101
