基于FPGA的SPI42接口设计

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1、基于FPGA的SPI4.2接口设计摘要：木文介绍了一种FPGA和IPX2805之间的SPI4. 2接口模块设计的方 法，对硬件设讣进行了说明，着重阐述了 FPGA内部SPT4. 2接口模块设计。该 设计简单、高效，解决了商用芯片不能满足高速转发的系统要求的问题。方案在 Altera的Stratix II器件上得到了验证。1引言SPT-4. 2 (System Packet Interface)是 OTF (Optical Internetworking Forum)定义的局部高速总线标准，用于PIIY层芯片到链路层芯片的lOGbps信 号传输。主要应用有 OC-192 ATM、Packet o

2、ver SONET/SDH (POS)、lOGbps 以 太网等。SPI4. 2接口分为数据通道和状态通道。数据通道最多分成256个逻辑通道, 16bit位宽，采用LVDS信号电平，按照cell格式传送数据，cell的长度为16 字节的整数倍，可随意配置，根据网上流量的分析，一般配置成128字节。每 个cell都是以控制字开始的，控制字一共16bit,包含逻辑端口号、报文起始 标志位、报文结束标志位、控制字交验等信息。状态通道传输对端反馈的逻辑通 道接收FIFO的状态，2bit位宽，LVTTL或者LVDS信号电平，一般采用LVTTL 信号电平。状态通道的数据结构为Calendar 0:n, n

3、最大为256,长度一般与 逻辑通道数对应，Calendarn表示逻辑通道n的接收FIFO状态。数据通道根 据状态通道提供的信息控制数据的发送过程。状态通道有四种状态信息，如表1 所示：表1状态通道格式MSBLSB描述11保留10衣不相应的逻辑通道FIFO几乎满，发送通道停止发送数据，01表爪相应的逻轲通道FIFO为满，M以继续发送MaxBurst2参数定义的长度的数 据。00表示相应的逻辑通道FIFO为空，可以发送IfaxBurstl參数定义的据.在实际的系统设计中，商用芯片不一定能够满足需要，因此需要使用FPGA (Field Programmable Gate Array)。木设计采用 A

4、ltera 的 Stratix II 系列 FPGA和RMI公司的多核处理器XLR732, Intel公司的网络处理器2805实现 SPI4. 2 接口。2. 2805 简介 2805 是 Intel 推出的高端 NP (Network Prosser),能够处 理lOGbps线速转发的以太网、POS、ATM等数据流量，能够实现分类、NAT、ACL、 多播、流量管理等功能。2805内部集成一个32-bit、RISC内核、高性能的XScale 处理器，用于系统的配置管理和路由表项的维护，最高工作主频750MHz； 16个可编程的、有8K代码空间的微引擎，每个微引擎含有多个硬件线程，用来处理 通信

5、系统中的数据转发，最高工作主频1.5GHz。外部集成了 PCI接口，可以工 作在 64bit/66MHz 模式；SPT4. 2 接口，工作频率为 311MHz500MHz； 3 个 LA-l 接口，工作频率为250MHz； 4个RDRAM接口，工作频率为800MIIz1200MHz。3. FPGA和2805之间的SP14. 2接口电路设计图1描述了 FPGA和2805之间的SPI4. 2接口的硬件连接框图，信号定义 以 2805 为参考点。其中 TX_DATA15:0、TX_CTL、TX_CLK 和 RX_DATA15:0、 RX_CTI八 RX_CLK 是 LVDS 信粤电平，工作在 350

6、MHz； TX_SDATA1 :0、TX_SCLK 和 RX_SDATA15:0、RX_SCLK 是 LVTTL 信号电平，工作在 87. 5MIIz,四分Z 一于数据通道时钟频率。TX_DATA15:O TX_CTL/TX_CLK发送方向28O5(liiik layer)接受方向接受方向TXSDATAfl:OTX SCLKFPGA(phy layer)RX_DATA15:ORX_CTL TX_CLK发送方向RX SDATAfl:01RX SCLK图1 SPI4.2接【I电路设计具体信号定义如下所示：TX_DATA15:0：发送数据，16bit位宽，burst方式传输数据，DDR工 作模式（时

7、钟上升沿和下降沿都采样）；TX.CTL：传输控制信号，高电平表示TX_DATA15:0传输的是控制信息，低 电平表示TX_DATA15:0传输的是数据；TX_CLK：发送时钟，随路，是发送数据的参考时钟。接受方向的信号定义与发送方向的信号定义完全相同，但是方向相反。4. FPGA的SPI4. 2接口模块设计Stratix II器件具有152个接收器和156个发送器通道，支持源同步信号 进行高达lGbps的数据传送。它的内部含有DPA电路，能够不断地将输入数据 和采样吋钟对齐，消除了时钟至通道和通道至通道偏移要求。它还集成了丰富的 存储器资源、先进的锁相环(PLL)技术和双数据率(DDR) I/

8、O等特性，结合 先进的差分1/0能力，使其满足SPI4. 2规范的物理信号定义。图2接收模块框图图2为FPGA的接收通道逻辑框图，上半部分是数据通道，下半部分是状态 通道。由于SPI4. 2接口的数据传输是DDR模式的,rdclk经过FPGA内部的PLL 模块做倍频处理，然后送给Rx_data_phy模块，该模块根据时钟采样rdat 15:0 上的数据。Rx_data_proc模块谚接收的数据按照cell头中的逻辑端口号，分别 放入不同的Rx_fifo中。一个Rx_fifo对应一个逻辑通道，每个Rx_fifo都会 生成一个状态信号，标示其“空”状态或者“满”状态，Rx_sta.t_calc模块

9、根 据各个Rx_fifo的状态信号生成Calendar信息，由状态通路发送出去，用来流 控2805的发送过程。Calendar也可以由软件设置，通过Rx stat proc ref下 发给 Rx stat calco图3发送模块框图发送模块与接收模块不同，如图3所示，发送模块的Tx_fifo只有一个， 即所有的逻辑通道公用一个发送缓存区。这主要是由于FPGA内部的布线资源和 RAM资源有限，同时这种发送端共享FIFO、接收端分通道FIFO模式不影响使用， 能够实现分端口的反压。发送端通过Tx_stat_phy模块接收Calender信息，经过Tx_stat_proc模 块和Tx_stcit_p

10、roc_sync模块处理，送给Tx_sched调度模块，Tx_sched解析岀 各个逻辑通道的反斥情况，然后将各个通道的数据发送到Tx_fifo中，然后经 过Tx data proc模块和Tx data phy模块发送出去。5. 结果 本设计在Altera的Stratix II系列FPGA, EPM2S90上得到验证， 与Intel的2805配合共同完成某通信设备的高速转发单板的设计。6. 结束语本文介绍了 SPI4. 2接口在可编程逻辑器件FPGA上的实现方法，并通过实 际电路骑证FPGA与IPX2805之间通过SPI4. 2接口互通的功能。由于商业芯片 的限制，有时只有FPGA才能满足系统

11、设计的要求。相对于开发ASIC,使用FPGA 使整个设计电路简单、灵活、成本低、方便调试和修改，大大缩短开发周期。当电信运营商和有线电视业务提供商开始向客户推出决定性的举措和VoD服务 时，原始设备制造商正全力开发基于IP （Internet协议）的系统，包括PON.CMTS. IP DSLAM以及其他的接入和最后一英里设备。普通的基础物理层对此使用的是 无处不在的以太网技术,目前与高级的QoS覆盖结合在一起。工程师正投入更多 的努力把交换以太网背板连接到系统线卡，特别是网络处理器。系统设计师常选 择以太网交换机和有独立特性的网络处理器，而很少考虑把这两者互联所带來的 挑战。工程师仅需要而临开

12、发桥、整合解决方案和节约成本实现设计的挑战。由 于接口以很高的速率运行，所以还必须关注功耗。典型的基于以太网的系统结构由以太网交换机所组成，依次由儿个连接到一连串 的基于网络处理器的线卡的lOGbps链路组成。参见图1。在交换lOGpbs系统，以太网交换机结构提供一系列XAUI端口。每个XAUI端口 有4个3. 125Gbps的SERDESo这些串行端口通过背板或者中间结构完美地连接 到线卡。有些以太网交换机包括端?换、流量控制或者用于服务质量要求的地址信息，在 原来的以太网标准中没有服务质量要求的内容。为了保持10G线速，这些XAU1 端口的运行速率要高于指定的每个通道3. 125Gbps的

13、速率。运行在3. 75Gbps的 Broadcom HiGig+协议就是一个例子。运行这些所有权协议时，额外的开销允许 客户开发自定义的应用交换，通过网络智能地传递通信量。此外，针对基于TP 的应用，这些交换堆栈协议具有无约束的可量测性。拥有网络处理器的线卡常用SPI4. 2接口。SP14. 2是流行的运行速率可以超过 lOGbps的高速并行接口，用于网络处理器、通信流量管理器、媒体接入控制(MAC) 等。SPI4. 2使用并行的16位宽的LVDS发送和接收源同步接口。为了处理流量 控制，在状态通道有额外的电路。在SPI4. 2链路上发送的数据作为一个包，或 者猝发的多个包，并拥有控制头描述每

14、个猝发。每个包控制头还识别与猝发数据 相关的SPI4.2通道。这些位可用米把整个链路分割成各种通道。SP14. 2规范支 持每个链路多达256个通道。很明显在SPI4. 2和XAUI之间存在着很大的物理和 协议差异。由于这个原因，SPI4. 2接口必须雌到XAUT链路。NPU协处理器成帧器/MAC存储器控制面Xaui到SPI4.2的桥接4-以太网交换YA骨理/ 育板 驱动器图:基于以太网的系统结构。为了将XAU1 (或者更快时钟的XUAI)链路连接到SP14. 2接口，要构建一个能够引 导数据通过4个主要单元的桥。针对XAUI至SPI4. 2桥，主要单元为：(l)XAUI SERDES终端；(

15、2)10GMAC； (3)协议转换逻辑；(4)SPI1.2接口。此外还要有微 处理器接口，用来配置每个桥的单元。参见图2。图2：连接到SPT4. 2接口的XAUT (或者更快吋钟的XUAI)链路。低功耗、完整特性的XAUI端口XAUI SERDES块必须连接到4个3. 125Gbps数据通道。这个逻辑只需要4个接收 和4个发送信号，运行速度非常快但消耗相当大的功率。需要谨慎选择每个通道 消耗大约lOOmW功率的SERDESo 4个SERDES通道中的每一个都要对齐，以保证 跨越所有通道的数据同步，获得聚集为lOGbps的波特率。这由XAUT状态机来处 理。在与SERDES混合的许多器件的物理编码子层(PCS)中，这个逻辑是很普通的。 从4个通道中提取lOGbps的数据后，必须以XGMII接口格式化。这是针对lOGbps 以156Mhz运行的6?位总线,或者针对12Gbps以187Mhz运行。XGMII是802. 3ae 标准，用于格式化源于物理层到1OG MAC的lOGbps数据。利用含有SERDES后紧 跟PCS块的FPGA是理想的，采用这种结构可以直接格式化XAZ数据至XGMTIo 这样节省了逻辑并减少了功耗。低功耗、工程预制的lOGbE MAC10G MAC逻辑接收XGMII数据并提取以太网的帧。首先由10G MAC识别Packet