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1、第2章Quartus II应用向导Quartus TT是Altera公司的综合性PLD开发软件，支持原理图、VIIDL、VerilogHDL以及 AIIDL (Altera Hardware Descript io n Language)等多种设计输入形式，内嵌自有的综合器以 及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix 使用，除了可以使用Tel脚本完成设计流程外， 提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特 点。Quartus TT支持Al tera的TP核，包含了 LPM/Mega
2、Function宏功能模块库，使用户可以充 分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDAT具的良好支持也 使用户可以在设计流程的各个阶段使用熟悉的第三放EDAT具。此外，Quartus TT通过和DSP Builder I具与Matlab/Simul ink相结合，可以方便地实现 各种DSP应用系统；支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件 开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应 用。目前Altera已经停止了对Maxplus T
3、I的更新支持，Quartus TT与之相比不仅仅是支持器 件类型的丰富和图形界面的改变。Altera在Quartus IT中包含了许多诸如SignalTap TT Chip Editor和RTL Viewer的设计辅助工具，集成了 SOPC和IlardCopy设计流程，并且继承了 Maxplus TT友好的图形界面及简便的使用方法。Altera Quartus II作为一种可编程逻辑的设计坏境，由于其强大的设计能力和直观易用 的接口，越来越受到数字系统设计者的欢迎。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组坏 境下的设计要求，其中包括支持基于
4、Internet的协作设计。Quartus平台与Cadences ExemplarLogicx MentorGraphicss Synopsys 和 Synpl icity 等 EDA 供应商的开发工具相兼容。 改进了软件的LogicLock模块设计功能，增添了 FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。 支持MAX7000/MAX3000等乘积项器件2.1基本设计流程本节以十进制计数器为例，通过实现流程，详细介绍Quartus II的重要功能和使用方法2. 1. 1建立工作库文件和编辑设计文件任何一项设计都是一项工程(Project),都必须首先为此工程建立一个放置与此
5、工程相关的所有设计文 件的文件夹。此文件夹将被EDA软件默认为工作库(Work Library)。一般，不同的设计项目最好放在不同的 文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过 Quartus II的文本编辑器编辑并存盘。(注意不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装H录中）（1）新建一个文件夹。这里假设本项设计的文件夹取名为jsq,在E盘中，路径为E:jsq 注意，文件夹名不能用中文，也最好不耍用数字。（2）输入源程序。打开计算机桌面上Quar tu* II7.0 X32-Bit)图表,选择菜单FileNew,出现如
6、图2. 1. 1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这里选择VIIDL File,选好后用鼠标左键单击0K按钮，出现源程序输入窗口如图2. 1.2所示（以十进制为例）。图2.1.1选择编译文件的语言类型图2. 1.2源程序输入窗口十进制计数器源程序如下：LIBRARY IEEE;USE IEEE. STILL0GIC_1164. ALL;USE IEEE. STDJ,OGTC_UNSTGNED. ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD LOGIC;CQ : OUT STDJ.OGTC_VECTO
7、R(3 DOWNTO 0);COUT : OUT STD_LOG1C );END CNT10;ARCHITECTURE bchav OF CNT10 TSBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD LOGIC,VECTOR(3 DOWNTO 0)：BEGINIF RST = 9 V THEN CQI := (OTHERS;计数器异步复位ELSIE CLK，EVENT AND CLK V THEN 检测时钟上升沿IF EN = T THEN 检测是否允许计数(同步使能)IF CQI O);一大于9,计数值淸零END IF;END IF;END IF;
8、IF CQI = 9 THEN COUT O T ;一计数大于9,输出进位信号ELSE COUT = P ;END IE;CQ = CQT; 将计数值向端口输出END PROCESS:END bchav;(3)文件存盘选择File-Save As命令，找到已建立的文件夹E:jsq,存盘文件名应与实体的名字一致，即CNT10, 其界面窗口如图2.1.3所示。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STDLOGICUNSTaMFDENTITY CNT10_IS 一 BUBPORT (CLK,RSTZEN :r COUT : OUT STD
9、_LOGICEND CNT10； 一 ARCHITECTURE behav OF BEGINPROCESS(CLK, RST, E VARIABLE CQI : BEGINIF RST = 1 THE ELSIF CLKEVEN!IF EN = 1 I1 TfIF CQI 91 ELSEEND IF;END IF;END IF;IF CQI = 9 THEK ELSE COUTEND IF；CQ = CQI;END PROCESS；END behav;我摄近的文档桌面cc我的电脑网上邻居文件名):CKT10保存类型(X):|VMDL File (*. vhd;*. vhdl)取消 Create
10、 new firoject based on this file图2. 1.3文件存盘单击“否(N) ”按钮，则按以下方法进入创建工程流程。2. 1. 2创建工程使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名 称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDAI具，以及目标器件系列和具 体器件等。(1)打开建立新工程管理窗选择Eile-NewPreject Wizard工具选项创建设计工程命令，即弹出“工程设置”对话框如图2. 1. 4 所示，单击对话框最上第一栏右侧的“”按钮，找到文件夹E:jsq,选种已存盘的文件CNT
11、10,再单 击打开按钮，既出现如图2.4.1所示的设置情况。对话框中第一行表示工程所在的工作库文件夹，第二 行表示此项工程的工程名，第三行表示顶层文件的实体名。图2. 1.4 利用New Preject Wizard创建工程CNT10（2）将设计文件加入工程中单击图2. 1.4中下方的Next按钮，出现如图2.1.5所示的对话框，在弹出的对话框中单击F订e name 栏的按钮，将与工程相关的所有VHDL文件加入此工程，加入完成后单击Next按钮。此工程加入的方法有 两种：第一种是单击Add All按钮，将设定的工程目录中的所有VHDL文件加入到工程文件栏中；第二种 方法是单击“Add”按钮，从
12、工程目录中选出相关的VHDL文件。图2. 1.5将所有的工程VHDL文件加入此工程图（3）选择仿真器、综合器和冃标器件的类型单击图2.1.5中Next按钮，即弹出如图2. 1. 6所示的仿真器和综合器及目标器件对话框。其仿真器和 综合器及H标器件设置如图2.1.6所示。首先在Famil栏选芯片系列，在此选Cyclone系列，在有效器件 列表中选择专用器件，分别选择封装形式为PQFP,引脚输出240,器件速度级别为8,选择此系列的具体芯 片是EP1C6Q240C&这里EP1C6表示Cyclone系列及此器件的规模.设计完成后单击Finish按钮.IX器件系列ycloneFamily:t devi
13、ceAulo device selected by the Fitter* Specific device selected in Available devices* listPackage:|PQFPJPin count:|240JSpeed grade:I8Core voltage:1.5VShow in Available device* listV Show advanced devices 厂 HardCopy compatible only在有效器件列表 中选择专用器件Project Vizard: Fa*ily & Device Settings page 3 of 5Sele
14、ct the family and device you want to target for compilation.NameLEs| Memor.| PLLEP1C6Q240C85980921602EHC12Q240C8120602396162Available devices:目标器件-CompaniorrdeviceHardCopy II: |P Limit DSP & RAM to HardCopy II device resourceFinish图2.1.6仿其器和综合器类型设置图(4)1具设置.单击图2. 1. 6中的Next按钮后，弹出图2. 1. 7所示工具设置窗口，此窗口有
15、3项选择.EDA design entry/synthesis用于选择输入的HDL类型和综合工具.EDA simulation用于选择仿真工具.EDA timing analysis tool用于选择时序分析工具,这是除Cyclone自含的所有设计工具以外的外加的工具, 因此，如果都不做选择，表示选择Cyclone白含的所有工具.在此例中这3项都不做选择，单击NextJS即弹 出图2. 1.8所示”工程设置统计”窗口.最后单击图2.1.8中Finish,即已设定好此工程，并出现CNT10的 工程管理窗口.Quartus II将工程信息存储在工程配置文件中，它包含有关Quartus II工程的所有信息，包括设计 文件、波形文件、SignalTap II文件、内存初始化文件等，以及构成工程的编译器、仿真器和软件构建 设置。
