Verilog 中 assign用法：assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变 量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：(1)持续赋值；(2)连线；(3)对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用 assign直接连接，就用wire型变量wire型变量的值随时变化其实以上三点是相通的要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握：(1)在Verilog module中的所有过程块(如initial 块和always块)、连续赋值语句(如 assign语句)和实例引用都是并行的在同一 module中这三者出现的先后顺序没有关系2)只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于 module的功能定义部分3)连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句Wire类型概念：Wire主要起信号间连接作用，用以构成信号的传递或者形成组合逻辑因为没有时序限定，wire的赋值语句通常和其他 block语句并行执行。
Wire不保存状态，它的值可以随时改变，不受时钟信号限制除了可以在 module内声明，所有 module的input和output默认都是wire型的Reg类型概念：Reg是寄存器的抽象表达，作用类似通常编程语言中的变量，可以储存数值，作为参与表达式的运算，通常负责时序逻辑，以串行方式执行Reg可以保存输出状态状态改变通常在下一个时钟信号边沿翻转时进行赋值方式Wire有两种赋值方式1 .在定义变量时赋初值，方式是用 =o如果之后没有再做赋值，初值会一直保留， (是否可以给逻辑？)wire wire_a = 1 bO;2 .用assign语句赋值，等式右边可以是 wire , reg , 一个常量或者是逻辑运算Wire wire_a;Wire wire_b;Wire wire_c;Reg reg_a;assign wire_b = wire_a;assign wire_c =reg_a;assign wire_d =wire_b & wire_c;如果不赋值，wire的默认状态是高阻态，即 Zo对reg的使用通常需要有触发条件，在 always的block下进行触发条件可以是时钟信号上升 沿。
赋值语句可以是=或者 <=如果是从reg到reg ,则形成组合逻辑，如果是从 reg到reg , 则构成一个寄存器，形成时序逻辑Wire wire_a;Wire wire_b;Reg reg_a;Reg reg_b;Always @( posedge elk)BeginReg_b =reg_a;Reg_c = wire_a | wire_b; endReg在声明时候不赋初值未赋值的 reg变量处于不定态，即 XVerilog 中 wire 和 reg 区别：1 .在Verilog中，wire永远是wire ,就是相当于一条连线，用来连接电路，不能存储数据, 无驱动能力，是组合逻辑，只能在assign左侧赋值，不能在 always @中赋值；2 .但reg可以综合成register , latch ,甚至wire（当其只是中间变量的时候），可以用于组 合逻辑或者时序逻辑，能存储数据，有驱动能力，在 always @模块表达式左侧被赋值3 .两个共同具有性质：都能用于 assign与always @模块表达式的右侧使用方式在引用一个module时，输入端口可以是 wire型，也可以reg型。
这里可以把对input的赋 值看作一个assign语句，使用的变量相当于等号右边的变量，所以两者都可以而对于输出端口，必须使用 reg型，而不能是wire型同样用assign的角度考虑，module的输出在等号右边，而使用的变量成了等号左边， assign语句等号左边只能是 wire型位宽这是个使用注意事项所有的 wire和reg在声明时如果不做特殊声明，只有 1位这个对于熟悉其他编程语言的人是一个容易犯错的地方执行wire wire_a = 4 he;语句最后得到的 wire_a是0x1,而不是Oxe因为wire_a只取了 Oxe的最低位的值而省略掉 了其他值所以正确的语句应该是wire[3:0] wire_a = 4 he;这样wire_a输出的结果才是一个 Oxe保留字 说明always 语句重复执行and 逻辑与实例assign 过程化持续赋值automatic 递归调用修饰词begin顺序执行语句组开始buf 缓冲器bufifO 低电平是能缓冲器bufifl 高电平是能缓冲器case 分支语句casex分支语句casez分支语句 cellemos门级原语 config 配置deassign 停止过程化语句赋值default 分支语句其他选项def param 重写参数值design 配置disable 中止运行edge边沿 else条件语句 end begin语句结束 endcase 分支语句结束endconfig 配置结束 endfunction 函数结束endgenerate 生成结束endmodule模块结束 endprimitive 原语结束endspecify endtable 真值表结束endtask 任务结束event事件 for for循环 force过程化持续赋值 forever 永久执行fork同步执行语句 function 函数generate 生成 genvar generate 循环highzO 高阻 0highzl 高阻 1if if语句ifnone specify 语句initial 初始化inout 双向input输入instance 实例integer 整型join fork-join 语句large强度liblist 库列表localparam 本地参数macromodule 模块medium 强度module 模块nand逻辑与非negedge 下降沿nmos 门级 MOSnor 逻辑或非noshowcancelled specify 语句not 逻辑非notifO 低电平使能非门notifl 高电平使能非门or 逻辑或output 输出parameter 参数pmos MOSM语posedge 上升沿primitive 原语pullO强度pull1强度pulldown 强度pullup 强度pulsestyle_ondetect specify语句pulsestyle_onevent specify rcmos MO 源语 real实数 realtime 实数reg 变量 release force releaserepeat 重复mmos 门级 MOS rpmos 门级 MOS rtran门级双向通道 rtranifO 门级双向通道 rtran if 1 门级双向通道scalared 类型修饰符showcancelled specify 语句 signed 类型修饰符small强度 specify specparam指定参数 strongO 强度strong 1 强度suppIyO 强度supplyl 强度table真值表 task任务 time时间类型语句tran 门级双向通道tranifO 门级双向通道带控制tranifl 门级双向通道带控制tri 网络数据类型triO 网络数据类型tri1 网络数据类型triand 网络数据类型trior网络数据类型trireg 网络数据类型use 配置语句vectored 网络数据类型修饰符wait 等待wand网络数据类型weak。
强度 weakl强度 while while 循环 wire网络数据类型 wor 网络数据类型xnor 逻辑或非 xor 逻辑或（注：文档可能无法思考全面，请浏览后下载，供参考可复制、编制 ,期待你的好评与关注） 。