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1、时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行,这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 11 建立时间与保持时间 建立时间（su:et upie）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间(h:hotie）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。图1 保持时间与建
2、立时间的示意图 在PA设计的同一个模块中常常是包含组合逻辑与时序逻辑,为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。图同步设计中的一个基本模型 图为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时；Tla是组合逻辑的延时；Tseup是触发器的建立时间；Tp为时钟的延时。如果第一个触发器D建立时间最大为Tmx，最小为1min，组合逻辑的延时最大为2max，最小为T2mi。问第二个触发器D2立时间T与保持时间T4应该满足什么条件,或者是知道了T3与T那么能容许的最大时
3、钟周期是多少。这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。 下面通过时序图来分析：设第一个触发器的输入为1,输出为，第二个触发器的输入为2,输出为2; 时钟统一在上升沿进行采样,为了便于分析我们讨论两种情况即第一:假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的,由于在FPA 设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟,这样在内部时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间,因为每个数据都是保持一个时钟节拍同时又有线路的延时,也就是都是基于CLOCK的延迟远小于数据的延迟基础上,所以保持时
4、间都能满足要求,重点是要关心建立时间,此时如果D2的建立时间满足要求那么时序图应该如图3所示。 从图中可以看出如果： -TcTdeay 即: Tdely T-To-那么就满足了建立时间的要求,其中T为时钟的周期，这种情况下第二个触发器就能在第二个时钟的升沿就能稳定的采到D，时序图如图所示。图3 符合要求的时序图 如果组合逻辑的延时过大使得 T-TcoTla=3 这也就是要求的D2的建立时间。 从上面的时序图中也可以看出，D2的建立时间与保持时间与D1的建立与保持时间是没有关系的，而只和D2前面的组合逻辑和D1的数据传输延时有关，这也是一个很重要的结论。说明了延时没有叠加效应。 第二种情况如果时
5、钟存在延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。时钟出现较大的延时多是采用了异步时钟的设计方法,这种方法较难保证数据的同步性,所以实际的设计中很少采用。此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示。图 时钟存在延时但满足时序 从图5中可以容易的看出对建立时间放宽了d,所以D的建立时间需满足要求：Tpd+T-Tco-T2max=3由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的,保持时间就会随之减小,如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图所示。 这时即T-(TpdTo-T2in
6、）T从上式也可以看出如果Tpd0也就是时钟的延时为0那么同样是要求+TminT,但是在实际的应用中由于2的延时也就是线路的延时远远大于触发器的保持时间即4所以不必要关系保持时间。综上所述，如果不考虑时钟的延时那么只需关心建立时间，如果考虑时钟的延时那么更需关心保持时间。下面将要分析在FG设计中如何提高同步系统中的工作时钟。 . 如何提高同步系统中的工作时钟 从上面的分析可以看出同步系统时对D2建立时间T3的要求为：T-co-Tmx=T3 所以很容易推出TT3+c2ma,其中T3为D2的建立时间Tse，T2为组合逻辑的延时。在一个设计中3和Tco都是由器件决定的固定值，可控的也只有T2也就时输入
7、端组合逻辑的延时，所以通过尽量来减小T就可以提高系统的工作时钟。为了达到减小T2在设计中可以用下面不同的几种方法综合来实现。 1.2 通过改变走线的方式来减小延时以lea的器件为例,我们在qutus里面的imng closure lopla可以看到有很多条条块块，我们可以将条条块块按行和按列分,每一个条块代表个LA,每个LAB里有8个或者是1个LE。它们的走线时延的关系如下：同一个A中(最快）同列或者同行 不同行且不同列。我们通过给综合器加适当的约束（约束要适量,一般以加5%裕量较为合适，比如电路工作在10h,则加约束加到15h就可以了,过大的约束效果反而不好,且极大增加综合时间)可以将相关的
8、逻辑在布线时尽量布的靠近一点,从而减少走线的时延。 1.2 通过拆分组合逻辑的方法来减小延时 由于一般同步电路都不止一级锁存(如图8）,而要使电路稳定工作，时钟周期必须满足最大延时要求,缩短最长延时路径，才可提高电路的工作频率。如图7所示:我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”(pipelng)技术的基本原理。对于图8的上半部分,它时钟频率受制于第二个较大的组合逻辑的延时,通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时,消除速度瓶颈。图7 分割组合逻辑图8转移组合逻辑 那么在设计中如何拆分组合逻辑呢,更
9、好的方法要在实践中不断的积累,但是一些良好的设计思想和方法也需要掌握。我们知道，目前大部分PGA都基于4输入 UT的,如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少,这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。 我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器,从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个2 位的计数器，该计数器的进位链很长,必然会降低工作频率,我们可以将其分割成4位和8位的计数,每当4位的计数器计到15后触发一
10、次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。 在状态机中,一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LU的级联，从而增大组合逻辑。以一个输入的计数器为例，我们原希望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，当计数器计到1101后产生个ab信号去触发状态跳变,这样就将组合逻辑减少了。状态机一般包含三个模块，一个输出模块，一个决定下个状态是什么的模块和一个保存当前状态的模块。组成三个模块所采用的逻辑也各不相同。输出模块通常既包含组合逻辑又包含时序逻辑；决定下一个状态是什么
11、的模块通常又组合逻辑构成;保存现在状态的通常由时序逻辑构成。三个模块的关系如下图所示。图9状态机的组成 所有通常写状态机时也按照这三个模块将状态机分成三部分来写,如下面就是一种良好的状态机设计方法：*-his iFS dempromDsign Name ： iter: aiter.v-*odule arbter2 (cock , / clkeset ， / ctiv high,syn resre_0 , / Rquest0rq1 , / Request 1gnt0 ,gn_1）;-nptPot-inpu lock ;iut et ;inpt req_0 ;inut rq_1 ;/-Ouputr
12、t-outgnt ;outputgnt_1 ;/-npu s Data Type-wire cl ;wir reset ;wirerq_0 ;ie eq_1 ;/-Output Pors at ype-g nt0；regn_ ;/-Intenalonstants-ametrSZE = ;paamter IDLE= b001 ,GT0 3010 ,GNT1 = 3b10 ;/-nternlVriables-reg SZE-1:0sta;/ Se parto he Fwie SIZE-1:0 next_sate ;/ cmbo at o FSM/-Code starte ee-assn next_ste fsm_cn(eq_0, req_);unctio SIZE1：0 fm_functi;inpt r0;input req1;case(state)DL: f (req_ = 1b）sm_funtion G0;eseif (req1= 11)fm_fcton= GNT1;elsfs_fntion IDLE;GN : i（re_0 1b1)fsmncti = GT0;lsefsm_functn = ILE；GN1 : f(req_1= b）f
