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1、摘 要 EA 技术是一门涉及多学科的综合性技术,是以大规模器件为设计载体,以 硬件描述语言为系统逻辑表达的主要方式,以计算机大规模可编程逻辑器件的开 发软件自动完成用软件方式的电子系统到硬件系统的逻辑编译、化简、分割、 综合、优化、布局、布线及仿真,直至对对特定目标芯片的适配编译、逻辑适配、 编辑下载等工作，最终形成集成电子系统或专业集成芯片的一门新技术。本次 课程设计中我们基于 EDA 技术,运用 VHD编程,完成低频数字式移相信号发生 器的程序编辑，最终下载到 E2C5Q208C8 芯片上,加以简单的外围电路,构成 移相信号发生器。该装置能测出频率在 1Hz9999999Hz 之间的正弦波
2、信号频 率,并指定相位差的两路同频信号。 本次课程设计利用目前广泛应用的DL 硬件电路描述语言，实现低频数 字式移相信号发生器的设计，采用 Qartus集成开发环境进行综合、仿真， 并下载到 FG现场可编程门阵列中,从而完成低频数字式移相信号发生器的 设计。该低频数字式移相信号发生器包括数字式移相信号发生器、频率测量仪 和波形显示三部分。其中数字式移相信号发生器可以产生预置相位差的两路可 移相的正弦信号。频率测量仪对移相信号频率的测量和显示,均采用基于 FPG 的数字技术实现，使得该系统具有抗干扰能力强，可靠性好。波形显示采用 D/转换后接示波器完成。 目 录 1 课程设计的任务与要求1 2
3、设计方案 1 2.数字频率计的整体结构图 2.2 数字式移相信号发生器的整体结构图 2 3 逻辑模块的功能、设计方法与仿真 4 .11MHZ 信号源的设计与仿真4 3. 分频器NT 的设计与仿真5 3.3 测频控制信号发生器 TESCTL 的设计与仿真 3.4 十进制计数器 CNT1的设计与仿真8 35锁存器 RE32的设计与仿真 10 3.6 显示器 DISLAY 的设计与仿真11 3.7 正弦波移相 YX 的设计与仿真4 系统硬件与引脚锁定设置 18 5 下载设置与调试12 6总结 22 参考文献 2 1 课程设计的任务与要求 任务:设计一个数字式移相信号发生器: (）输出二路可移相的正弦
4、信号; （2)正弦信号频率范围：20200KZ;输入阻抗100K; （3)具有正弦信号频率数字显示功能; (4）二路正弦信号具有 0-30 相位功能;相位测量绝对误差2; （5)拟采用的芯片的型号为 EP2CQ208C8 进行硬件证。 要求：(1） 画出系统的原理框图,说明系统中各主要组成部分的功能； （) 编写各个模块HDL 源程序;并上机调试通过； (3） 根据软件编好用于系统仿真的测试文件； ()编好用于硬件验证的管脚锁定文件; (5) 记录系统仿真验证结果; (6) 记录调试过程中出现的问题及解决办法。 2设计方案 数字式移相信号发生器的系统框图如图 2-1 所示,通过一给定频率的时钟
5、输 入信号,使数字移相模块（FPGA）产生正弦信号 Q1，同时产生与 Q同频的方波 信号送给数字频率计模块,测出方波频率再通过显示模块译码后，逐一送 8 个 ED 显示。同时通过键盘输入二进制的移相信号给数字移相模块，来输出与正 弦信号1 有指定相位差的同频正弦信号 Q。 正弦信号1 正弦信号2 时钟输入信号 移相信号 同频方波 1Z 时钟信号 图 2- -1 数字式移相发生器的系统框图 数 字 移 相 模 块 数 字 频 率 计 模 块 显 示 模 块 2.1数字频率计的整体结构图 （)数字频率计的主要功能是测量周期信号的频率。频率是单位时间（ 1S )内信号发生周期变化的次数。如果我们能在
6、给定的 S 时间内对信号波形 计数,并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须 获得相对稳定与准确的时间,同时将被测信号转换成幅度与波形均能被数字电路 识别的脉冲信号,然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算 后显示出来。数字频率计的关键组成部分包括测频控制信号发生器、计数器、 锁存器、译码驱动电路和显示电路，其原理框图如图 22 所示: 信 号 源 计 数 模 块 锁 存 器 显 示 器 控 制 信 号 50MHzC LK 1Hz 用于测量 用于测量 用于扫描显示 被测信号 fsin TESTEN LOAD CLR 产生 1MHz 信号 产生多种频率输出
7、图 2-2 数字频率计系统组成框图 数字频率计的原理图如图 2-所示,她是数字频率计顶层程序的另一种表 示。 具体流程为:pin_me 输入 50MHZ,经过IMHZ_1 输出 1HZ 的信号源给 分频器 cnt，将 1MHZ 分为多个输出频率。其中 1HZ 作为测控信号发生器的输入 来控制待测方波sin 的计数,然后用八位十进制计数器实现计数，输出的数据 由 REG32B 锁存后，进行稳定输出。最后,通过 diplay 和 1译码器选择输 出，display 的时钟信号表示在显示器上显示的快慢，与后面的正弦波的频率 无关。 2.2 数字式移相信号发生器的整体结构图 (1)数字式移相信号发生器
8、的整体结构图如图 2-4 所示。首先,输入 0Z 的频率在 PINMZ_1 输出 1MHZ 的频率给分频器 cnt,在分频器输出 端可以选择多个频率作为正弦波采样频率的输入，dat5.0用键盘来调节 两正弦波的相位差。pcl 端为分频器输出的频率除以 64，即正弦波的输出频 率。这里通过原理图的方式将各个模块连接起来，让其组成数字式移相信号发 生器的总程序。 图 2- 数字频率计的整体结构图 图-4 数字式移相信号发生器的整体结构图 3 3逻辑模块的功能、设计方法与仿真逻辑模块的功能、设计方法与仿真 数字式移相信号发生器的设计总体由信号源发生器N1HZ1，分频器 cnt,一个测频控制信号发生器
9、 TETCL,八个有时钟使能的十进制计数器 CNT10，一个2 位锁存器 REG32，显示器 diplay 和正弦波发生器 y组成。 .11Z 信号源的设计与仿真 本器件主要是将 50MHZ 的输入频率转换为HZ 的信号源。其时序关系如 图 3-1 所示: 图 3- 1MHZ 信号源的时序关系 模块程序如下： LIBARYI; US EEESTDOGIC1164LL; U IEEE.STDOGISIGNED.LL; EITY PI1MHZ_1 S PORT (CLKI: I STD_LGC； LK10M:OST_LOGI; CLOUT :OSDLOGIC); END INMHZ_； ARCHE
10、UREA OFPN1MHZ_1 S BEGIN ROCESS(CKIN) VARIABLE CTTEMP : NEGER RANGE 0TO 4; BEIN IF LKN= D CLKINEVNTTEN I NTTEM=49 THENCNTM:=0； ELSE IF NTTEMP THN CKOT=; EELKOUT0; EN IF; CNTTEMP:=CNTTEMP+1; N F； EN I; NDPROCES; ND A; 分频器 CN的设计与仿真 C主要是将MH的频率分为多个输出频率,其中选择 1HZ 的频率给测 控信号。时序关系如图 3-所示。 图 3- 分频器的时序关系 模块程序:
11、IBARY EE; USEIEESTD_OGIC_164AL; UE IEEE.STD_LOGICUSGNE.AL； ENICNT IS PORT(CLK :N D_LGIC; -HZ输入 FRQ1 ： OUTSTDLOI; -1Z输出 FRE48 : D_LOGIC; -48HZ输出 FRQ15 ：OU ST_GIC; -195HZ 输出 FEQ782： OU D_LOGIC； -7812Z 输出 REQ1250:OUT S_LOGIC；-3250HZ输出 FEQ125K : OU STLOGIC; -125KHZ 输出 FR0K : OUT _LOIC )； -00KHZ 输出 END C
12、NT; ACECTUREBEHV O T IS SNALTEMP: T_LOGIVCTOR(9 DOWNTO0); BEGN PROCES(CLK) BEGI I CLKEENT NDK =1 TH ITEP11111111 THE EMP000000; E M=TEP ND IF; END I; N PRCESS; RQ=TEMP(19); RQ488=EM(10)； FRQ1953=TMP(8); FE7=TP(6); FREQ20=(4); FRQ125K=TEMP（2); FREQ00K=TEMP（0） ； ND BHV; . 测频控制信号发生器 TETCTL 的设计与仿真 位数字频率
13、计的原理框图如下图-3 所示。该数字频率计通过H标 准信号，使控制模块控制计数器在 1s 内对输入方波进行计数，从而测出其频率,送 到锁存模块锁存。 输入方波信号 TSEN 待显示频率信号 1HZ 信号 CLR_CT L 图 3-3 8 位数字频率计的原理框图 控制模块是产生测量所需的各种控制,如图-4 所示，CLK 为 1Z 的标准 时钟信号;TEN 为使能信号,当 CLK 上升沿时,发生翻转，若为高电平，计数 器开始计数；LOA为锁存信号,其值是STE的反向信号,真好当 TSEN 变为 0，一次计数完成时,它就变为高电平,把计数器的值锁存；CLR_C为置位信 号,当 CLK、TSTEN 都
14、为低电平时，对计数器进行置位清零，好进行下一轮计 数。 通过图 34 控制信号时序关系可看出,在时钟信号的两个周期内,完成一个 计数周期(2s)，一次计数的时间为 1。在一个计数周期内,对待测信号的上升 沿进行计数，正好是待测信号的频率。 CLK TST A CR_CNT 图 3-4 控制信号时序关系 控 制 模 块 计 数 模 块 锁 存 模 块 控制模块程序： LIRAY IEE; U IEEESTD_OGI_114AL； USE IEEESTD_LGICUSIGNAL； ENIYTSTCL IS PORT (CLK: IN STD_LOGIC; -1 HZ 测频控制时钟 TSN: U S
15、D_LOGI; -计数器时钟使能 CR_CN: OUT STD_LOGIC； -计数器清零 LOA: OUT ST_LOGC）; -输出锁存信号 ENETCTL; ACITETRE ART OFTSTCTL IS SIGNA DIV2LK :STD_GC; IGNAL CL:S_LOG; SNA LDCNT :STD_LOGIC； EGI PROES ( K) I BEGIN F LEVENT ANDC= 1 -H时钟二分频 HN IV2CLK=IV2CLK； EN I ; ND PROSS; ROES ( CLK,DCLK ) BEI IF C ANDDI2CL= TE -产生计数器清零信号
16、 CR=1; ELE LR= 0 ; ENDIF； F CLR=0 ND DV2CL0 EN LOADCT=1; ELSE LOADCNT=; END IF; END PROCS； LAOT DI2CL;TSNDI2LK；L_CNT=R； ND RCHTECTURE AT； 控制模块波形仿真图如下图 3-5 所示： 图 35 控制模块运行波形仿真图 控制模块通过仿真显示的波形图正好与图 3-的控制信号时序关系图吻 合，符合要求。 3.4 十进制计数器 CT0 的设计与仿真 计数器模块是由个带有异步清零端,进位信号输出的十进制计数模块级连 而成,计数器以待测信号 FSI作为时钟,在清零信号 CLR 到来时，异步清零； CK 为高电平时开始计数。该计数器计数范围为 0 到。图 36 为八位十进制 数字频率计逻辑图。 图-6 八位十进制数字频率计逻辑图 计数模块程序: BRRIEEE； S IEE.ST_LOIC_1164.LL； ENITY NT10 PORT (:IN STDLGIC； -计数时钟信号 CR:ISTD_OGIC; -清零信号 EA:IN SD_LG; - 计数使能信号 C
