四位数值比较器班级： 电子信息工程（2）班 姓名： 林贤款 学号： Xb13610208 时间： 2015.12—2015.12 一、实验目的1、设计四位二进制码比较器，并在QuantusII上进行仿真2、掌握VHDL设计实体的基本结构及文字规则二、实验要求1、用VHDL语言编写四位二进制码比较器的源文件；2、对设计进行仿真验证；三、实验原理本实验实现要实现两个4位二进制码的比较器即当输入为两个4位二进制码 和 时, 输出为M（A=B）,G（A>B）和L（AB时，G处接的二极管亮；当A
2、新建工程1）选择File菜单下NewProjectWizard （2）输入工作目录和项目名称 （3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入 （4）选择设计器件 （5）选择第三方EDA综合、仿真和时序分析工具 （6）建立项目完成，显示项目概要 3、添加文件（file>new>VHDLfile），新建完成之后要先保存4、编写程序（原程序如下a所述）5、检查语法（点击工具栏的这个按钮 )6、锁定引脚，点击工具栏的（如下管脚分配所述）六、实验结果1、编译结果无误图2、仿真波形图： 当=1011，=1101时，AB时，则G输出端接的发光二极管亮；③A=B时，则M输出端接的发光二极管亮输出结果要写一个完整的，健壮的程序，必须考虑完全，并且要使程序的可综合性强，最主要的一点是要勤动手，多写程序，多思，才能有所提高。
知道了学以致用的重要性，学的很多知识不运用不能是真正的掌握，这一点在我身上很是有所体现四位比较器VHDL源文件：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycomp4isport(A:instd_logic_vector(3downto0);B:instd_logic_vector(3downto0);M,G,L:outstd_logic);endcomp4;architecturebehaveofcomp4isbeginp1:process(A,B)beginif(A>B)thenG<=1;M<=0;L<=0;elsif(A