【2017年整理】D触发器&双D触发器

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1、D触发器目录简介工作原理特征VHDL 语言设计编 辑 本 段 简 介边 沿 D 触 发 器电 平 触 发 的 主 从 触 发 器 工 作 时 ， 必 须 在 正 跳 沿 前 加 入 输 入 信号 。 如 果 在 CP 高 电 平 期 间 输 入 端 出 现 干 扰 信 号 ， 那 么 就 有 可 能 使触 发 器 的 状 态 出 错 。 而 边 沿 触 发 器 允 许 在 CP 触 发 沿 来 到 前 一 瞬间 加 入 输 入 信 号 。 这 样 ， 输 入 端 受 干 扰 的 时 间 大 大 缩 短 ， 受 干 扰 的可 能 性 就 降 低 了 。 边 沿 D 触 发 器 也 称 为 维 持

2、 -阻 塞 边 沿 D 触 发 器 。电 路 结 构该 触 发 器 由 6 个 与 非 门 组 成 ， 其 中 G1 和 G2 构 成 基 本 RS 触发 器 。编 辑 本 段 工 作 原 理SD 和 RD 接 至 基 本 RS 触 发 器 的 输 入 端 ， 它 们 分 别 是 预 置 和清 零 端 ， 低 电 平 有 效 。 当 SD=0 且 RD=1 时 ,不 论 输 入 端 D 为 何 种 状 态 ， 都 会 使Q=1， Q 非 =0， 即 触 发 器 置 1； 当 SD=1 且 RD=0 时 ， 触 发 器 的 状 态 为 0,SD 和 RD通 常 又 称 为 直 接 置 1 和 置

3、 0 端 。 我 们 设 它 们 均 已 加 入 了 高 电 平 ， 不 影 响 电 路 的 工 作 。工 作 过 程 如 下 ：1.CP=0 时 ， 与 非 门 G3 和 G4 封 锁 ， 其 输 出 Q3=Q4=1， 触 发 器 的 状 态 不 变 。 同时 ， 由 于 Q3 至 Q5 和 Q4 至 Q6 的 反 馈 信 号 将 这 两 个 门 打 开 ， 因 此 可 接 收 输 入 信 号D， Q5=D 非 ， Q6=Q5 非 =D。2.当 CP 由 0 变 1 时 触 发 器 翻 转 。 这 时 G3 和 G4 打 开 ， 它 们 的 输 入 Q3 和 Q4 的 状态 由 G5 和 G

4、6 的 输 出 状 态 决 定 。 Q3=Q5 非 =D， Q4=Q6 非 =D 非 。 由 基 本 RS 触 发器 的 逻 辑 功 能 可 知 ， Q=Q3=D。3.触 发 器 翻 转 后 ， 在 CP=1 时 输 入 信 号 被 封 锁 。 这 是 因 为 G3 和 G4 打 开 后 ， 它们 的 输 出 Q3 和 Q4 的 状 态 是 互 补 的 ,即 必 定 有 一 个 是 0， 若 Q3 为 0， 则 经 G3 输 出至 G5 输 入 的 反 馈 线 将 G5 封 锁 ，即 封 锁 了 D 通 往 基 本 RS 触 发 器的 路 径 ； 该 反 馈 线 起 到 了 使 触 发 器维

5、持 在 0 状 态 和 阻 止 触 发 器 变 为 1状 态 的 作 用 ,故 该 反 馈 线 称 为 置 0维 持 线 ,置 1 阻 塞 线 。 Q4 为 0 时 ，将 G3 和 G6 封 锁 ， D 端 通 往 基 本 RS 触 发 器 的 路 径 也 被 封 锁 。 Q4 输 出 端 至 G6 反 馈线 起 到 使 触 发 器 维 持 在 1 状 态 的 作 用 ， 称 作 置 1 维 持 线 ； Q4 输 出 至 G3 输 入 的 反 馈线 起 到 阻 止 触 发 器 置 0 的 作 用 ,称 为 置 0 阻 塞 线 。 因 此 ， 该 触 发 器 常 称 为 维 持 -阻 塞 触发

6、器 。 总 之 ， 该 触 发 器 是 在 CP 正 跳 沿 前 接 受 输 入 信 号 ， 正 跳 沿 时 触 发 翻 转 ， 正 跳沿 后 输 入 即 被 封 锁 ,三 步 都 是 在 正 跳 沿 后 完 成 ， 所 以 有 边 沿 触 发 器 之 称 。 与 主 从 触 发 器相 比 ,同 工 艺 的 边 沿 触 发 器 有 更 强 的 抗 干 扰 能 力 和 更 高 的 工 作 速 度 。 功 能 描 述编 辑 本 段 特 征1.特 征 表2.特 征 方 程Qn+1=D3.时 序 图波 形 图 (CP,D,Q)脉 冲 特 性1.建 立 时 间 :由 图 7.8.4 维 持 阻 塞 触

7、发 器 的 电 路 可 见 ,由 于 CP 信 号 是 加 到 门 G3和 G4 上 的 ,因 而 在 CP 上 升 沿 到 达 之 前 门 G5 和 G6 输 出 端 的 状 态 必 须 稳 定 地 建 立 起来 。 输 入 信 号 到 达 D 端 以 后 ， 要 经 过 一 级 门 电 路 的 传 输 延 迟 时 间 G5 的 输 出 状 态 才能 建 立 起 来 ,而 G6 的 输 出 状 态 需 要 经 过 两 级 门 电 路 的 传 输 延 迟 时 间 才 能 建 立 ,因 此 D端 的 输 入 信 号 必 须 先 于 CP 的 上 升 沿 到 达 ， 而 且 建 立 时 间 应 满

8、 足 ： tset2tpd。2.保 持 时 间 ： 由 图 7.8.1 可 知 ， 为 实 现 边 沿 触 发 ,应 保 证 CP=1 期 间 门 G5 的 输 出状 态 不 变 ,不 受 D 端 状 态 变 化 的 影 响 。 为 此 ， 在 D=0 的 情 况 下 ， 当 CP 上 升 沿 到 达 以后 还 要 等 门 G3 输 出 的 低 电 平 返 回 到 门 G5 的 输 入 端 以 后 ,D 端 的 低 电 平 才 允 许 改 变 。因 此 输 入 低 电 平 信 号 的 保 持 时 间 为 tHLtpd。 在 D=1 的 情 况 下 ， 由 于 CP 上 升 沿 到达 后 G4

9、的 输 出 将 G3 封 锁 ， 所 以 不 要 求 输 入 信 号 继 续 保 持 不 变 ,故 输 入 高 电 平 信 号 的保 持 时 间 tHH=0。3.传 输 延 迟 时 间 ： 由 图 7.8.3 不 难 推 算 出 ， 从 CP 上 升 沿 到 达 时 开 始 计 算 ,输 出 由高 电 平 变 为 低 电 平 的 传 输 延 迟 时 间 tPHL 和 由 低 电 平 变 为 高 电 平 的 传 输 延 迟 时 间tPLH 分 别 是 :tPHL=3tpd tPLH=2tpdD 触 发 器4.最 高 时 钟 频 率 ： 为 保 证 由 门 G1 G4 组 成 的 同 步 RS 触

10、 发 器 能 可 靠 地 翻 转 ， CP 高电 平 的 持 续 时 间 应 大 于 tPHL,所 以 时 钟 信 号 高 电 平 的 宽 度 tWH 应 大 于 tPHL。 而 为了 在 下 一 个 CP 上 升 沿 到 达 之 前 确 保 门 G5 和 G6 新 的 输 出 电 平 得 以 稳 定 地 建 立 ，CP 低 电 平 的 持 续 时 间 不 应 小 于 门 G4 的 传 输 延 迟 时 间 和 tset 之 和 ， 即 时 钟 信 号 低 电平 的 宽 度 tWLtset+tpd， 因 此 得 到 :最 后 说 明 一 点 ， 在 实 际 集 成 触 发 器 中 ， 每 个 门

11、 传 输 时 间 是 不 同 的 ， 并 且 作 了 不 同 形式 的 简 化 ， 因 此 上 面 讨 论 的 结 果 只 是 一 些 定 性 的 物 理 概 念 。 其 真 实 参 数 由 实 验 测 定 。z 在 考 虑 建 立 保 持 时 间 时 ， 应 该 考 虑 时 钟 树 向 后 偏 斜 的 情 况 ， 在 考 虑 建 立 时 间 时 应该 考 虑 时 钟 树 向 前 偏 斜 的 情 况 。 在 进 行 后 仿 真 时 ， 最 大 延 迟 用 来 检 查 建 立 时 间 ， 最 小 延时 用 来 检 查 保 持 时 间 。D 触 发 器z 建 立 时 间 的 约 束 和 时 钟 周

12、 期 有 关 ， 当 系 统 在 高 频 时 钟 下 无 法 工 作 时 ， 降 低 时 钟 频 率 就可 以 使 系 统 完 成 工 作 。 保 持 时 间 是 一 个 和 时 钟 周 期 无 关 的 参 数 ， 如 果 设 计 不 合 理 ，使 得 布 局 布 线 工 具 无 法 布 出 高 质 量 的 时 钟 树 ， 那 么 无 论 如 何 调 整 时 钟 频 率 也 无 法 达 到 要求 ， 只 有 对 所 设 计 系 统 作 较 大 改 动 才 有 可 能 正 常 工 作 ， 导 致 设 计 效 率 大 大 降 低 。 因 此 合理 的 设 计 系 统 的 时 序 是 提 高 设 计

13、 质 量 的 关 键 。 在 可 编 程 器 件 中 ， 时 钟 树 的 偏 斜 几 乎 可 以不 考 虑 ， 因 此 保 持 时 间 通 常 都 是 满 足 的 。编 辑 本 段 VHDL 语 言 设 计使 用 VHDL 语 言 设 计 D 触 发 器LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY dflipflop ISPORT (D,C : IN STD_LOGIC;Q : OUT STD_LOGIC);END dflipflop;ARCHITECTURE Behavior OF dflipflop ISBEGINPROCESS( C )B

14、EGINIF CEVENT AND C=1 THENQ=D;END IF;END PROCESS;END Behavior;使 用 Verilog HDL 语 言 实 现 D 触 发 器 （ 带 R、 S 端 ）/门 级module cfq(s,r,d,clk,q,qbar);input s,r,d,clk;output q,qbar;wire na1,na2,na3,na4;nandnand1(na1,s,na4,na2),nand2(na2,r,na1,clk),nand3(na3,na2,clk,na4),nand4(na4,na3,r,d),nand5(q,s,na2,qbar),na

15、nd6(qbar,q,r,na3);endmodule或/行 为 级 module dff_rs_async(clk,r,s,d,q);input clk,r,s,d;output q;reg q;always(posedge clk or posedge r or posedge s)beginif(r) q=1b0;else if(s) q=1b1;else q=d;endendmoduled 触 发 器 芯 片 有 :74HC74 74LS90 双 D 触 发 器 74LS7474LS364 八 D 触 发 器 （ 三 态 ）7474、 74 H74、 74F74、 74ALS74、 7

16、4L74、 74LS74A、 74S74、 74HC73、 74C74 双 D 型 正沿 触 发 器 （ 带 预 置 和 清 除 端 ）74174、 74LS174、 74F174、 74ALS174、 74S174、 74HC174、 74C174 六D 型 触 发 器 （ 带 清 除 端 ）74175、 74LS175、 74F175、 74ALS175、 74S175、 74HC175、 74C175 四 D型 触 发 器 （ 带 清 除 端 ）74273、 74LS273、 74S273、 74F273、 74ALS273、 74HC273 八 D 型 触 发 器（ 带 清 除 端 ）74LS377、 74F377、 74S3777 八 D 触 发 器74LS378、 74F378、 74S378、 74HC378 六 D 触 发 器74LS379、 74F379、 74S379、 74HC379 八 D 触 发 器锁存器百科名片锁存器锁存器(Latch)是一种对脉冲电平敏感的存