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1、4线2线优先编码器和十进制加减可逆计数器设计专业：自动化 学生：XXXX 学号：XXXXXXXX1 设计目标 A：掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；熟悉一种EDA软件使用与实验系统介绍 ；掌握Verilog HDL设计方法；设计一个4线2线优先编码器，其功能如下表所示： I3 I2 I1 I0 A1 A0 0 0 0 1 0 0 0 0 1 x 0 1 0 1 x x 1 0 1 x x x 1 1功能要求： 满足以上功能表 在实验板的发光二级管或编译显示电路，显示结果 B：用 verilog HDL语言设计一个模为 10的可逆计数器，能自动实现加减可逆计数，也能
2、手动实现加减计数 用实验板上的译码显示电路，显示结果2 实验装置586计算机，MAX+plus 10.2软件，专用编程电缆，EDA Pro2K数字实验装置等。3 设计步骤和要求 在MAX+plus 10.2软件中，输入设计的原理图。 对电路进行仿真分析； 选择器件，分配引脚，重新对设计项目进行编译和逻辑综合； 对EDA Pro2K数字实验装置中的FPGA器件进行在系统编程，并实际测试电路的逻辑功能；4 具体步骤4.1 建立 Quartus 工程； 1.打开 Quartus II 工作环境 2.点击菜单项 File-New Project Wizard 帮助新建工程 3.输入工程工作路径、工程文
3、件名以及顶层实体名 4.添加设计文件 5.选择设计所用器件 6.设置EDA工具 7.查看新建工程总结 在完成新建后，Quartus II 界面中 Project Navigator 的 Hierarchy 标签栏中会出现用户正在设计的工程名以及所选用的器件型号4.2 使用 Verilog HDL 完成设计输入 A：4线2线代码module p_encoder(In,out_coding); input 3:0 In; output 1:0 out_coding; wire 3:0 In; reg 1:0 out_coding; always (In) begin casez(In) 4b1?:
4、out_coding = 2b11; 4b01?:out_coding = 2b10; 4b001?:out_coding = 2b01; 4b0001:out_coding = 2b00; default:out_coding = 2b00; endcase end endmodule B：十进制加减可逆计数器代码：1） 顶层模块module cnt10_top(clk,crl,s,t,out);input crl,s,t;input clk;output 7:0 out;wire cp;wire 3:0 Q;wire 7:0 out;freqDiv U0(clk,cp); /to chan
5、ge the clock ratecnt10 U1(crl,s,t,cp,Q);SEG7_LUT U2(out,Q); /to output the resultEndmodule2） 十进制可逆计数模块module cnt10 (nclr,s,t,clk,Q);input clk, nclr,s,t; output 3:0 Q; reg 3:0 Q; reg flag; initial begin flag=1; end always (posedge clk or negedge nclr)begin if (!nclr) Q = 4b0000; /clear else casez(s,t
6、) 2b00: if (Q=9) begin Q = 4b1000; flag = 0; end else if(Q=0) begin Q = 4b0001; flag = 1; end else if(flag=1) Q= Q + 1; else Q = Q - 1; 2b01: if (Q=9) Q = 4b0000; else Q = Q + 1; 2b1?: if (Q=0) Q = 4b1001; else Q = Q - 1; endcase endendmodule3）分频模块module freqDiv(in_50MHz,out_1Hz);input in_50MHz;outp
7、ut out_1Hz;reg out_1Hz;reg 25:0cnt; always(posedge in_50MHz) begin cnt = cnt + 1B1; if(cnt 26d) out_1Hz = 26d) cnt = 26b0; else out_1Hz Generate Functional Simulation Netlist，产生功能仿真网表 点击菜单项Processing-Start Simulation 启动功能仿真 仿真波形如下： CLR=0时，清零： CLR=1，S=0，T=0，自动计数（0-9，9-0，）：CLR=1，S=0，T=1，手动计数（0-9，0-9，）
8、：CLR=1，S=1，T=0，手动计数（9-0，9-0，）：CLR=1，S=1，T=1，手动计数（9-0，9-0，）：4.5 器件的编程下载 下载程序：在Programmer界面 中 ，将.sof 文件列表中Program/Configure 属性勾上 再点击Start 按钮，开始下载程序。完成后，下载程序显示100% 最终调试，在 DE0 实验板上，扳动 SW2，SW1 和 SW0 开关，可以看到译码之后的 LEDR7-LEDR0 红色 LED 发光输出。例如：扳动 SW1 和SW0时仅有 LEDR3 亮。5 实验总结本次实验是对编程语言Verilog HDL的学习和巩固，通过不用做电路图而
9、直接找各个工作点以及门电路之间的关系写出语言描述，再根据语言描述仿真看结果是否符合预期结果，这在一定的程度上节省了画图所浪费的时间，效率较高，另外这是一门重要且比较基础的语言，通过这次实践让自己更加熟悉同时，学会了对Quartus这个软件的基本操作另外，本次实验应用层次化的设计输入方法：“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计，由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。 在能力与知识结构方面，要求学生应具有扎实的专业和日语语言基础，熟练掌握日语听、说、读、写、译的基本技能；了解日本社会及日本文化等方面的基本知识，熟悉日本国情，具有一定的日本人文知识及运用这些知识与日本人进行交流的能力。
