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1、实验一：四位全加器实验报告实验日期：2014.4.15 学生姓名：陆小辉（学号：1228402025） 指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。1 位加法器有全加器和半加器两种。多位加法器构成方式有并行进位方式和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。一、设计要求：设计四位全加器，完成相应的功能。可采用并
2、行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。二、设计代码如下：（此处采用数据流建模）module fulladd4(sum,cout,a,b,cin);output 3:0sum;output cout;input 3:0a,b;input cin;assign cout,sum=a+b+cin;endmodule四、仿真波形如下：三、测试代码如下：module text_fulladd4;wire 3:0sum;wire cout;reg 3:0a,b;reg cin;fulladd4 f1(sum,cout,a,b,cin);initialbegin a=4b0; b=4b0; cin=1b0;#210 $stop;endalways #10 a=a+1;always #5 b=b+1;always #100 cin=cin+1; endmodule续图
