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1、电子技术及应用,第7章 触发器与时序逻辑电路 南京信息职业技术学院 李玲(18951797512),第7章 触发器与时序逻辑电路,7.1 应用实例 7.2 触发器概述 7.3 基本RS触发器 7.4 边沿D触发器 7.5 边沿JK触发器 7.6 同步时序电路分析 7.7 集成计数器 7.8 移位寄存器 7.9 波形的产生 知识拓展:可编程逻辑器件简介 总结+习题,第7章 触发器与时序逻辑电路,7.1 应用实例,图7-2 数字钟电路实物,图7-3 数字钟电路实验板,其中包括：时钟电路、较时电路、复位电路、计数电路、显示译码电路和显示电路几部分构成。图7-3中数码管共有6位，分别显示时、分、秒。该
2、电路的核心电路时钟电路和计数电路都是本章待讲述的重点内容.,第7章 触发器与时序逻辑电路,7.2 触发器概述,图7-1 时序电路构成框图,组合逻辑电路的特点：任一时刻电路的输出状态只取决于当前的输入信号； 时序逻辑电路的特点：任一时刻电路的状态及输出信号不仅取决于当前的输入信号，而且还与电路原来的状态有关。,第7章 触发器与时序逻辑电路,触发器电路是构成存储电路的基本元件。触发器的类型和种类很多，常用的分类方式大致为： 1）根据逻辑功能的不同来分类，触发器可分为：RS触发器、D触发器、JK触发器、T触发器和T触发器。 2）根据触发方式的不同来分类，触发器可分为：电平触发器、主从触发器和边沿触发
3、器。 常用的触发器有基本RS触发器、边沿D触发器和边沿JK触发器。,7.2 触发器概述,第7章 触发器与时序逻辑电路,7.3 基本RS触发器,（a）逻辑电路图 （b）逻辑符号,功能真值表,第7章 触发器与时序逻辑电路,（a）原理电路图 （b）输入、输出波形,由于机械触点存在弹性，这就决定了当它闭合时产生反弹的问题，反映在电信号上将产生不规则的脉冲信号,尽管输入由于开关的抖动使电信号产生了不稳定的脉冲，但输出波形却为稳定的无瞬时抖动的脉冲信号,知识拓展：消抖动开关电路,7.3 基本RS触发器,第7章 触发器与时序逻辑电路,7.4 边沿D触发器,边沿D触发器的逻辑符号:,用三角标志“” 表示边沿触
4、发,边沿D触发器的输出状态不仅与输入信号D的当前状态及CP脉冲信号的有效边沿（上升沿或下降沿）有关，还与CP脉冲到来之前的电路状态有关。,第7章 触发器与时序逻辑电路,特征方程：,D触发器功能真值表,波形图:设初始状态为0,7.4 边沿D触发器,第7章 触发器与时序逻辑电路,7.5 边沿JK触发器,JK触发器功能真值表,边沿JK触发器逻辑符号,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,7.5.1时序逻辑电路的组成,时序电路构成框图,X( x1,x2xm)代表输入信号， Y( y1,y2yn)代表输出信号。 Z( z1,z2zk)代表存储电路的输入信号， Q(q1,q2ql)代表存
5、储电路的输出信号。,时序 逻辑 电路,同步时序电路： 所有触发器的CP时钟端都接在一起，电路中的触发器 在统一时钟的作用下同时动作。,异步时序电路：触发器不是同时动作。,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,同步时序电路分析步骤:,分析同步时序电路的步骤： 1. 从给定的逻辑图中给出每个触发器的驱动方程（输入方程）。（即：存储电路中每个触发器输入信号的逻辑表达式），同时写出电路的输出方程（若没有输出可以不写）； 2把得到的驱动方程代入相应触发器的特征方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组； 3根据电路的状态方程、输出方程列出电路各
6、触发器现态、次态、输入、输出的功能真值表； 4根据功能真值表，画出状态转移图； 5根据状态转移图判断逻辑功能； 6判断电路是否可以自启动。,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,【例7.1】说明图3-21所示电路的时序电路功能，写出电路的驱动方程、状态和输出方程，画出电路的状态转移图，并判断电路的逻辑功能。,解：1. 写出该电路触发器的输入方程和电路的输出方程：,2. 由触发器的特征方程 ，求出各触发器的次态方程：,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,真值表,3. 列出电路输入、现态、次态及输出的真值表：,4画出电路的状态转移图,5写出所实现的逻辑功能：
7、当X为1时，该时序电路功能为模4计数器。 当X为0时，该电路保持原有状态不变；X称为控制端，控制计数器进入计数状态或者保持状态。,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,【例7.2】说明图3-23所示时序电路的功能，写出电路的驱动方程、状态和输出方程，画出电路的状态转移图、判断电路逻辑功能，并检查电路是否具有自启动功能。,解：1、写出该电路触发器的输入方程、输出方程：,2.、根据JK触发器的特征方程,第7章 触发器与时序逻辑电路,7.6 同步时序电路分析,真值表,3、列出电路的现态、次态及输出的状态转移真值表,4、画出电路的状态转移图：,5、从上述状态转移图中可以看出： 该同步
8、时序电路每来一个脉冲，状态Q3Q2Q1的变化是从000001010011100000，此时输出Z为1，因此该电路 是模5计数器，Z为进位信号。,6、判断电路是否可以自启动。,我们称经过1个或若干个脉冲能从其它状态进入到主循环状态的电路具有自启动功能。,第7章 触发器与时序逻辑电路,7.7 集成计数器,1）按照时钟脉冲信号的特点,同步计数器,异步计数器,2）按照计数的数码变化升降,加法计数器,减法计数器,可逆计数器,3） 按照输出的编码形式,二进制计数器,二十进制计数器,循环码计数器,4） 按计数的模数(或容量)：,十进制（模10）计数器,十六进制计数（模16）,六十进制（模60）计数器,计数器
9、不仅用于计数，还可以用于分频、定时等应用，是时序电路中使用最广的一种。,第7章 触发器与时序逻辑电路,7.7.1 集成四位二进制同步计数器74161,为异步清零端：低电平有效，为异步方式清零，即当 输入为低电平时，无论当时的时钟状态和其它输入状态如何，计数器的输出端全为0， 。,为同步置数端：低电平有效，为同步置数。要成功地将输入端 的数据置人到输出端 ，必须满足两个条件： 端必须为低电平； 必须等到CP上升沿到来的时刻。,7.7 集成计数器,第7章 触发器与时序逻辑电路,7.7.1 集成四位二进制同步计数器74161,7.7 集成计数器,第7章 触发器与时序逻辑电路,74LS160是4位BC
10、D十进制加法计数器，同步置数（上升沿有），异步清零。,74160管脚图及惯用逻辑符号,74160十进制计数状态转移图,74LS162和74LS160类似，也是4位BCD十进制加法计数器，预置和清零工作时在CP时钟的上升沿段同步。它与74LS160的差别仅在于74LS160是异步清零，而74162是同步清零。,7.7.2集成十进制同步加法计数器74LS160、74LS162,7.7 集成计数器,第7章 触发器与时序逻辑电路,一片74LS390集成芯片中封装了2个二五十进制的异步计数器，每个二五十进制分别有各自的清零端CLR。,7.7.3 74LS390集成异步十进制计数器逻辑符号,7.7 集成计
11、数器,第7章 触发器与时序逻辑电路,74390两种连接方法的工作时序图,7.7.3 74LS390集成异步十进制计数器逻辑符号,7.7 集成计数器,第7章 触发器与时序逻辑电路,任意模数计数器有：十二进制计数器，六十进制计数器等，要实现这样进制的计数器就必须对常见的计数器进行模数变化。,1）串接法：串接法就是将若干个计数器串接，其结果的模就是每个计数器的模的乘积。故通常又称为乘数法。74390构成的十进制计数器就是两种不同的串接方法。实际上就是二进制计数器和五进制计数器进行串接，构成了十进制计数器。,利用清零法转换计数器模数的状态转移图,2）清零法：,7.7 集成计数器,7.7.4 任意模数计
12、数器的设计,第7章 触发器与时序逻辑电路,3.) 置数法：,下图是利用置数法使得计数器的模数变化为十进制。用置数法构成09十进制计数器的接线图，在输出状态为1001时，使得同步置数端为低电平，等待CP计数脉冲的下一个上升沿到来时，将数0000置人输出端。,利用清零的方法可以进行模数的变化，但计数器必须从0000开始计数， 而有些情况希望计数器的输出不从零开始。例如要实现18的循环计数功能，我们只需在1000时将输出状态置为0001即可。,7.7 集成计数器,7.7.4 任意模数计数器的设计,第7章 触发器与时序逻辑电路,寄存器是由具有存储功能的触发器组合起来构成的。一个触发 器可以存储一位二进
13、制代码，存放n位二进制代码的寄存器， 需用n个触发器来构成。,用来存放二进制数据或代码的电路称为寄存器。,按功能可分为：数据寄存器和移位寄存器。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或 左移，数据既可以并行输入、并行输出，也可以串行输入、 串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,目前常用的集成移位寄存器种类很多，如74164、74165、 74166均为八位单向移位寄存器，74195为四位单向移位寄存器，74194为四位双向移位寄存器，74198为八位双向移位寄存器。,7.8 移位寄存器,第7章 触发器与时序逻辑电路,7.8 移位寄存器,图
14、7-59 4位数据寄存器,7.8.1 数据寄存器,第7章 触发器与时序逻辑电路,74LS373和74LS374管脚图,7.8 移位寄存器,7.8.1 数据寄存器,第7章 触发器与时序逻辑电路,表7-14 4位移位（右移）寄存器工作过程,4位移位 （左移）寄存器,7.8 移位寄存器,7.8.2 移位寄存器,第7章 触发器与时序逻辑电路,1. 74164逻辑符号及逻辑功能 74164是串行输入并行输出8位集成移位寄存器，图3-63是它的管脚分布图和逻辑符号。该移位寄存器输入端有 直接清零端，低电平有效；CLOCK时钟输入端，上升沿有效；A与B两个相与非的串行数据输入端，其中一个可以作为控制端使用，
15、若把B端作为控制端，则当B=0时，禁止数据输入；当B=1时，允许数据输入。Q0Q7为8位并行数据输出端，Q7为最终端的输出，也可以从Q7得到串行数据的输出。,7.8 移位寄存器,7.8.3 串行输入并行输出8位集成移位寄存器74164,第7章 触发器与时序逻辑电路,(a)管脚分布 (b)逻辑符号,7.8 移位寄存器,7.8.3 串行输入并行输出8位集成移位寄存器74164,第7章 触发器与时序逻辑电路,274164构成的1/16分频器,00000000,Q7Q0的输出状态：,7.8 移位寄存器,7.8.3 串行输入并行输出8位集成移位寄存器74164,第7章 触发器与时序逻辑电路,74194是应用较广的移位寄存器，它的功能比较全面: 1）数据并入并出; 2）数据左移; 3）数据右移; 4）数据保持。,（a）管脚分布 （b）逻辑符号,7.8 移位寄存器,7.8.4 多功能4位并入并出（PIPO）集成移位寄存器74194,第7章 触发器与时序逻辑电路,集成移位寄存器74194真值表,7.8 移位寄存器,7.8.4 多功能4位并入并出（PIPO）集成移位寄存器74194,第7章 触发器与时序逻辑电路,（1脚）：直接清零端，低电平有效。 CLOCK（11脚）：时钟端，上升沿有效。 S1S0（9、10脚）：寄存器工作模式设置端。当S1S0
