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1、10.3 集成电路中的隔离,双极集成电路中的隔离 MOS集成电路中的隔离,2019/7/25,1,IC集成技术中的工艺模块,任何一种IC工艺集成技术都可以分解为三个基本组成部分：,2019/7/25,2,在决定采用何种工艺时，必须要保证它们可以完成全部三个方面的任务。,器件制作 器件互连 器件隔离,IC集成中的器件形成与互连,器件制作 主要是制造晶体管所用到的加工工艺，如氧化层的生长，杂质的扩散，图形的转移(光刻和刻蚀)等。,2019/7/25,3,器件互连 是为了将半导体器件与外部有效地联系起来制作的连接，包括实现器件连接的金属连线以及在半导体和金属连线之间制作的接触（常用的接触：欧姆接触和
2、肖特基接触）。,IC集成中的器件隔离,器件隔离 IC制作过程中，如果两个晶体管或其他器件互相毗邻，它们会因短路而不工作。故必须开发出某种隔离工艺模块，使每个器件的工作都独立于其他器件状态的能力。,2019/7/25,4,要把晶体管和其他器件合并起来形成电路必需要器件隔离技术和低电阻率的器件互连技术，它们是IC集成技术的两个最基本功能 。,2019/7/25,5,衡量隔离工艺的指标有密度、工艺复杂度、成品率、平坦化程度和寄生效应。这些指标间存在着折衷，没有一种隔离工艺对所有电路都适合。,IC集成中的器件隔离技术,PN结隔离 氧化物隔离 局部氧化(LOCOS)隔离 浅槽沟道隔离（STI） 硅片绝缘
3、体隔离（SOI),双极IC中的器件隔离,双极集成电路的基本制造工艺可大致分为两类：,2019/7/25,6,PN结隔离的双极晶体管,2019/7/25,7,标准埋层集电极(SBC: Standard Buried Collector)双极晶体管、集电极扩散隔离(CDI: Collector Diffused Isolation)双极晶体管、三重扩散双极晶体管( 3D: Triple Diffused Transistor)，其中最常用的是标准埋层双极晶体管工艺，而结隔离是其重要组成部分。,传统的平面双极集成电路工艺主要采用反偏的PN结隔离，主要有三种晶体管结构：,双极晶体管包括NPN管和PNP
4、管，而集成双极晶体管是以NPN管为主。,SBC结构 vs. CDI结构 vs. 3D结构,2019/7/25,8,20世纪70年代中期前，pn结隔离SBC结构一直是双极数字电路和模拟电路的主流工艺。这是因为与CDI结构和3D结构相比，在工艺上有更多的调整自由度，因而可获得满足多种要求的良好器件性能。,SBC结构晶体管的击穿电压比CDI结构的高, 是因为其集电区是n型外延层，比CDI结构的集电区电阻率高；而SBC结构晶体管的集电极串联电阻比3D结构的低，是因为其集电极下并联有高浓度的埋层，而3D结构没有。,2019/7/25,9,四层三结结构的双极晶体管,双极IC中的元件结构(SBC),2019
5、/7/25,双极集成电路典型工艺的集成/1,10,较低的掺杂浓度，可减小集电区衬底结的结电容 , 并提高结的击穿电压。,轻掺杂P型硅衬底：一般衬底材料的电阻率选 为10Cm左右，掺杂浓度一般在 的数量级。当前工艺选方向，主要考虑(100)面上的缺陷少界面态密度低。,2019/7/25,衬底材料选择的考虑,11,衬底材料的选择： 衬底材料的类型、电阻率和晶向。,衬底材料电阻率的选择： 一方面希望减小隔离结电容Cs1，这要求衬底的电阻率要高；另一方面，要求阻止外延层N-epi向衬底推进，而掺杂浓度过低会在后续工艺中使埋层下推过多。,2019/7/25,双极集成电路典型工艺的集成/2,外延层:在带有
6、埋层的硅片上外延生长一层轻掺杂的N型硅，将其作为晶体管的集电区，整个晶体管便是制作在该外延层之上的。生长外延层时要考虑的主要参数是外延层的电阻率和外延层的厚度。,12,埋层：第一次光刻；在P型衬底上注入As进行N型扩散，之后在晶圆表面淀积一层N型外延层，则把N型扩散区域“埋”在外延层下，将其称为双极晶体管的埋层。,集电极引线从表面引出，如没有埋层，从集电极到发射极的电流必须从高阻的外延层流过，这相当于在体内引入了一个大的串联电阻，导致饱和压降增大。,2019/7/25,13,SBC结构中埋层的作用,埋层作用：1)相当于在外延层下并联一个阻值小的电阻，大大降低了晶体管集电区串联电阻；2)相当于加
7、宽了寄生管的基区宽度，可以减小寄生pnp晶体管的影响。,2019/7/25,双极集成电路典型工艺的集成/3,14,隔离区：在外延层上隔离隔离光刻、刻蚀 p+隔离扩散形成p+区(“隔离墙”)。,目的是利用反向pn结的大电阻特性实现集成电路中各元器件间电隔离的方法。,2019/7/25,PN结隔离的实现 P+隔离扩散,15,形成穿透外延层的P+隔离墙, 将外延层分割成若干彼此独立的N型隔离“岛”。岛之间隔着“隔离墙”, 墙两侧形成两个背靠背的pn结。,电路中相互需要隔离的晶体管和电阻等元件分别做在不同的隔离岛上，以实现各元件间的电隔离。,2019/7/25,PN结隔离,16,把P型隔离墙接电路中最
8、低电位(接地)，N型隔离岛接高电压，使两个结都反偏，从而使每个元器件间相互绝缘的隔离效果最佳，这种设计称为“结隔离”。,PN结隔离 vs. 深槽隔离,2019/7/25,17,PN结隔离：技术简单并实现了平面隔离，故成品率高；缺点是面积大(密度不高)，寄生电容大，不适合于高速、高集成度的IC；仍用于一些低成本、低密度的场合。,先进的双极集成工艺采用深槽隔离(DTI)技术：在器件之间刻蚀出深度大于3um的沟槽，用氧化硅或多晶硅回填并用CMP平坦化。,特点：大大减少了器件面积和结的寄生电容，显著提高双极IC的集成度和速度。但工艺复杂，成本较高。,2019/7/25,双极集成电路典型工艺的集成/4,
9、18,集电区深接触 (deep collector contactor )：在隔离扩散后常常还要增加集电极深接触工艺(或plug/ sinker )，即使集电极欧姆接触为重掺杂的n型接触，且穿透外延层和埋层相连。,作用：进一步降低了晶体管集电极串联电阻和数字电路的输出低电平。,2019/7/25,SBC结构集电极深接触的实现,19,要形成深接触的高浓度集电区，一般用磷进行掺杂，这是因为磷的扩散系数较大，高浓度的深掺杂使集电极欧姆接触穿透外延层和埋层相连，所以又称这项工艺为“磷穿透”。,2019/7/25,双极集成电路典型工艺的集成/5,20,基区：第三次光刻，注硼、退火形成基区。 基区的形成是
10、双极工艺中非常重要的一步， 其宽度和杂质分布直接影响着器件的电流增益、截止频率等特性，因此注硼的能量和剂量需要加以特别控制，即要很好地控制基区扩散的结深和方块电阻。,2019/7/25,SBC双极IC基区的设计考虑,21,一般为了提高电流放大倍数，基区宽度要小，且掺杂浓度要比发射区的低，但基区的掺杂浓度又不能太低：,一是在较高的电压下，集电结空间电荷区和发射结空间电荷区相连会造成穿通现象；另外还会加大基区电阻及减少晶体管的交流输出阻抗；如果基区的表面浓度低于5e10cm，还会影响金属引线和基区的欧姆接触，故基区掺杂浓度的确定要综合考虑上述因素。,2019/7/25,22,为提高放大倍数和减小基
11、区渡越时间（影响晶体管特征频率的重要因素），要求基区宽度愈小愈好，但小到一定限度时，则要求提高基区的浓度防止基区穿通。,2019/7/25,双极集成电路典型工艺的集成/6,23,发射区：第四次光刻，刻蚀出发射区，注砷并退火形成发射区。要考虑两个方面：,一是为得到较大的和较小的发射极串联电阻，发射区浓度控制应该选高。二是发射结结深的控制直接影响晶体管的基区宽度，因此要求发射结的浅结工艺以保证基区宽度的可控性和重复性,一般pn结隔离的模拟电路的基区宽度在0.5um的数量级，发射结结深要控制在2.5um左右；数字电路的基区宽度在0.3um的数量级，发射结结深控制在0.7um左右。,2019/7/25
12、,双极集成电路典型工艺的集成/7,24,金属接触和互连：第五次光刻，刻蚀出接触孔，用以实现电极的引出；第六次光刻，形成金属互连。,钝化层开孔：第七次光刻，刻蚀出钝化窗口。,工艺流程,衬底准备（P型）,光刻n+埋层区,氧化,n+埋层区注入,清洁表面,2019/7/25,25,工艺流程（续1）,2019/7/25,26,生长n-外延,隔离氧化,光刻p+隔离区,p+隔离注入,p+隔离推进,工艺流程（续2）,2019/7/25,27,光刻硼扩散区,硼扩散,氧化,工艺流程（续3）,2019/7/25,28,光刻磷扩散区,磷扩散,氧化,工艺流程（续4）,2019/7/25,29,光刻引线孔,清洁表面,工艺
13、流程（续5）,2019/7/25,30,蒸镀金属,反刻金属,工艺流程（续6）,2019/7/25,31,钝化,光刻钝化窗口,后工序,埋层区,隔离墙,硼扩区,磷扩区,引线孔,金属连线,钝化窗口,光刻掩膜版汇总,2019/7/25,32,2019/7/25,33,MOS IC中的器件隔离,自隔离 局部氧化(LOCOS)隔离 浅槽沟道隔离（STI）,CMOS IC,MOS 器件的自隔离 /1,MOSFET的源、漏是由同种导电类型的半导体材料构成的，且和衬底材料的导电类型不同。故由于MOS晶体管之间不共享电器件，所以器件本身就是被pn结隔离，又称自隔离(Self-isolated)。,2019/7/2
14、5,34,因此只要维持源衬底和漏衬底pn结的反偏，MOSFET就能维持自隔离。,MOS 器件的自隔离 /2,而相邻的晶体管间只要不存在导电沟道，则MOS晶体管之间便不会产生显著电流，故：,2019/7/25,35,MOS IC中的晶体管之间不需要做pn结隔离，因而可大大提高集成度。,MOS IC中器件隔离的作用 /1,但器件会存在漏电流，特别是当器件尺寸变小时，所以有必要进行隔离来阻止漏电流；,2019/7/25,36,更重要的是，当金属连线覆盖两 MOS管之间的场氧区(FOX)时,会形成寄生的场效应晶体管。,只要导线上的电压足够高, 就会使衬底上的硅形成反型层，使相邻的两个器件短路。,MOS
15、 IC中器件隔离的作用 /2,MOS IC中的隔离主要是防止形成寄生的导电沟道，即防止寄生场效应晶体管开启:,2019/7/25,37,增加场区氧化层的厚度；,增大场区氧化层下沟道的掺杂浓度(沟道阻断注入),MOS IC中同时使用两种方法进行器件隔离：,场氧化层厚度为栅氧化层厚度10倍, 同时用离子注入方法提高场氧化层下硅表面区的杂质浓度。,提高寄生场效应管的阈值电压(IC的工作电压),制备厚氧化层的最直接方法,制作厚氧化层最直接的方法是在制作器件之前生长一层厚氧化层，然后在氧化层中刻蚀出一个个窗口，并在这些窗口中制作器件。,2019/7/25,38,材料表面上会产生高的台阶；,氧化过程中可能
16、会产生增强扩散；,使后续的淀积工艺台阶覆盖差，且影响光刻的质量(尤其是小尺寸图形时)；,用来提高寄生阈值电压的保护环的注入通常必须在氧化前进行，则在氧化过程中产生的点缺陷可能会增强氧化过程中的扩散，从而将大大降低IC的密度。,硅的局部氧化(隔离)技术 LOCOS: LOCal Oxidation of Silicon,2019/7/25,39,LOCOS从根本上说是PN结隔离技术的副产物，同时解决了器件隔离和寄生器件形成两个问题，是亚微米以前的硅IC制造的标准工艺。,是采用选择氧化方法来制备厚的场氧化层，且工艺上形成厚的场氧化层和高浓度的杂质注入利用同一次光刻完成的一种器件隔离技术。,标准LOCOS工艺主要步骤,2019/7/25,40,生长一层薄氧化层(pad oxide垫氧) 作用？ (LPCVD)淀积氮化硅(nitride)作用？,Pad Oxide,Mask 1, 光刻/刻蚀形成nitride图形; 去胶；离子注入(场注: b
