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1、1,第14章 触发器和时序逻辑电路,广东水利电力职业技术学院 电力工程系-供用电技术专业,2,第14章 触发器和时序逻辑电路,本章介绍时序逻辑电路（简称时序电路）的内容。所谓时序逻辑电路从逻辑功能上来看，任一时刻的输出不仅取决该时刻的输入信号，还取决于电路原来的状态；从电路结构上来看，不仅包含组合逻辑电路，更重要的是还必须有存储电路。存储电路用来保存电路的状态，所以说时序逻辑电路具有记忆性，实现记忆功能的基本逻辑单元是触发器。下面首先介绍触发器。,3,14.2 寄存器,寄存器是一种常用的时序逻辑电路，它用于寄存一组二值代码。寄存器是由具有存储功能的触发器组成，1个触发器就是1位寄存器，能存放1
2、位二值代码。N个触发器组成N位寄存器，能存放N位的二值代码。 寄存器常分为基本寄存器和移位寄存器两种，其区别在于有无移位功能。,14.2.1 基本寄存器,图14.17是一种用边沿D触发器组成的4位基本寄存器。D3、D2、D1、D0为代码输入端， 为低电平有效的直接复位端， 清零后将其置为高电平状态。CP上升沿到达时，寄存器将输入端的代码存入寄存器,使得 ，CP上升沿以外的时间，寄存器内容保持不变。74LS175和74HC175属于这一类寄存器。,图14.17 D触发器构成的4位寄存器,4,基本寄存器接收数据时各位代码是同时被输入保存的，而且各触发器中的数据也是同时输出，将这种输入、输出方式称为
3、并行输入、并行输出。,14.2.2 移位寄存器,移位寄存器除了具有存储代码的功能外，在移位脉冲（即时钟脉冲）的作用下还可以依次左移位或右移位。图14.18是一种用边沿D触发器组成的右移寄存器，电路为串连结构，信号从DI端分时输入，从DO端分时输出。由图有各触发器的特性方程,图14.18 D触发器构成的右移寄存器,5,设初始时Q0Q1Q2Q3 = 0000，现有一组代码1011要存入寄存器，存入时是从左边第一位分时送到DI输入端，这种输入方式称为串行输入。首先是DI = 1，第一个移位脉冲的上升沿到达时，所有的触发器都将按各自输入端此时的状态动作；由于触发器从接收输入信号到信号被稳定保存下来，需
4、要经过一段传输延迟时间，所以上升沿到达的瞬间，各触发器的输入端仍为原来的状态；于是FF1按Q0原来的0状态动作，FF2按Q1原来的0状态动作，FF3按Q2原来的0状态动作，经过一段传输延迟时间后，寄存器保存的状态为Q0Q1Q2Q3 = 1000。接着是DI = 0，当第二个移位脉冲的上升沿到达时，所有的触发器按各自输入端此时的状态动作，经过一段传输延迟时间后，寄存器的状态变为,表14.10 右移寄存器的状态表,6,Q0Q1Q2Q3 = 0100。如此类推，输入的代码逐位向右移动，第四个移位脉冲后，寄存器保存的状态为 Q0Q1Q2Q3 = 1101。右移寄存器的数据移动状态见表14.11 同理，
5、用4个移位脉冲可将保存在寄存器的数据逐位向右移动，从DO端分时输出，这种输出方式称为串行输出。 由于数据是以并行的方式出现在4个触发器的Q端，所以移位寄存器可实现数据的串行并行转换。实际移位寄存器（如74LS194）还具有将4位代码并行置入寄存器的功能，故还能实现数据的并行串行转换。 图14.19为4位双向移位寄存器74LS194的逻辑符号，它在上述移位寄存器的基础上附加了左移、右移、异步置零、并行输入功能，增强了使用的灵活性，扩大了应用范围。 端是低电平有效的直接置零端，D0 D3为数据并行输入端，DIR为右移串行数据输入端，DIL为左移串行数据输入端，S0、S1是寄存器工作状态控制端。表14.11为74LS194的功能表，表中列出了S0、S1为4种不同状态时移位寄存器的工作状态。寄存器的动作是在CP信号上升沿到达时发生。,图14.19 74LS194的逻辑符号,表14.11 74LS194移位寄存器的功能表,广东水利电力职业技术学院 电力工程系-供用电技术专业,谢 谢！,
